[发明专利]一种基于忆阻器的强PUF电路

权利要求书

1.一种基于忆阻器的强PUF电路，其特征在于，包括：2T2R基本单元，PUF非挥发存储阵列，读和置位模块（301），PUF列选择器（302），列地址生成模块（303），行地址生成模块（304），PUF行译码器（305），比较地址生成模块（306），比较电流列选择模块（307），比较、复位模块（308），读电路模块（309），多重异或模块（310），Mbit寄存器计数器模块（311）；其中：

（1）所述2T2R基本单元（401到406，…，40A、40B），包括两个1T1R的单元，或者包括两个1D1R单元；其中R为忆阻器，是阻变存储器、磁性存储器、铁电存储器或相变存储器；T为晶体管，D为二极管，该存储单元通过晶体管字线/二极管电平控制让其处于全导通状态或者部分导通状态，在串联分压原理或者并联分流原理的情况下，其电阻值处于一高一低的状态，或者处于全高全低状态；

（2）所述PUF非挥发存储阵列，由M*N个基本存储单元构成，共有M行N列；每次生成密钥之前，将该阵列初始化，分别对列和行进行扫描，依次控制每个存储单元，提供两倍置位信号，将每个存储单元置位成一个高阻一个低阻的状态；同一行中的存储单元由两条字线控制，或者由多条字线控制；

（3）所述读和置位模块（301），在读操作过程中分别为PUF非挥发存储阵列和参考电阻阵列提供相同的读信号；在置位过程中，给对应的存储单元提供双倍的写信号，使其形成一高一低的电阻分布；

（4）所述PUF行译码器（305），具有如下功能：依次全选中每行，即依次导通每行2T2R单元所有晶体管；依次部分选中每行，即依次导通每行每个2T2R单元的其中一个R的功能；同时将所有行的2T2R单元部分选中；可配置模式，即可以选择随机全导通或部分导通X行的不同模式；在置位复位的过程中同时选中多个存储单元，同时进行写操作；

（5）所述列地址生成模块（303），其输出为PUF列选择器（302）的输入，PUF列选择器（302）输出信号控制PUF存储阵列；

（6）所述行地址生成模块（304），和PUF行译码器（305）相连，行地址生成模块（304）的输出作为PUF行译码器（305）的输入，PUF行译码器（305）的输出作为PUF非挥发存储阵列的输入；

所述列地址生成模块（303）和行地址生成模块（304），工作时，行地址生成模块/列地址生成模块根据时钟、用户输入、读，写，比较信号生成行地址/列地址，并将其传送给对应的PUF行/列译码器；

（7）所述PUF列选择器（302），具有依次选中每列的功能，也根据用户输入选中PUF非挥发存储阵列的N列中某一特定列；

（8）所述比较地址生成模块（306），用于生成PUF非挥发存储阵列中N列中任意两列的地址，作为比较电流列选择模块（307）输入；

（9）所述比较电流列选择模块（307），根据用户输入选择PUF非挥发存储阵列中的两列或多列，使其与读电路模块相连，进行电流大小比较；或者在电流变化和大小不超过读电路的临界值的条件下，选择多列进行总电流或者总电阻比较；

比较地址生成模块（306）和比较电流列选择模块（307）共同工作，比较地址生成模块（306）生成N列中任意两列的地址，作为比较电流列选择模块（307）输入，选通PUF非挥发存储阵列两列；

（10）所述比较、复位模块（308），提供复位电压，在比较电流大小时提供读信号，在置位时，将对应的连线全部接地，满足置位操作要求；所述比较、复位模块（308）在读操作或者置位操作时，使来自PUF非挥发存储阵列的所有SL接地，在比较信号为1时，提供比较电压，当复位信号为1时，提供复位电压或电流给PUF非挥发存储阵列；

（11）所述读电路模块（309），包括RRAM参考阵列、和读电路模块内部的多路选择器和灵敏放大器，读电路模块（309）分别和比较电流列选择模块（307）、PUF列选择器（302）以及Mbit寄存器计数器模块（311）相连；在第一次读出过程中，参考阵列的参考电压和PUF列选择器（302）的读电压进行比较得到一位响应存入Mbit寄存器计数器模块（311），执行该操作M次，将Mbit响应全部存入Mbit寄存器计数器模块（311）；在比较信号为1时，即第二次读出时，将比较电流列选择模块（307）提供的两列电流进行比较，将比较结果作为输出，存入所述多重异或模块（310）的多位输出模块中；参考阵列模块由多个非挥发存储电阻串并联构成，功能为产生非挥发存储单元工作时高低阻值的中间值，对抗工艺波动；灵敏放大器根据两路输入信号进行放大比较，输出读结果给多重异或模块（310）或者Mbit寄存器计数器模块（311）；

（12）所述M bit寄存器计数器模块（311），和行地址生成模块（304）相连， M bit寄存器计数器模块（311）中的寄存器大小也为M bit，计数器计算到M次时，第一次读操作完成；将寄存器中的M bit数据传送给行地址生成模块（304），作为第二次读出的输入；类似的操作方式可以将读出数据写入新的静态存储器中，也可以将读出数据写回到新型存储器PUF阵列中，在比较信号为1时再将其读出作为行地址生成模块（304）的输入；所述Mbit寄存器计数器模块（11）将第一次读出的结果保存在寄存器中，并且记录相应的次数，满足计数次数时将寄存器结果作为行地址生成模块的输入；所述Mbit寄存器计数器模块（11）也可以是该PUF存储阵列里的某一些存储单元，将每次要存入寄存器的内容写入到部分存储单元中，需要的时候再进行读出；

（13）所述多重异或模块（310），和Mbit寄存器计数器模块（311）相连，在第二次读出过程中，输出结果将存放在多重异或模块（310）中，此时，将多重异或模块（310）中的多位结果进行2次以上的异或操作得到一位输出，有效提高PUF的抗建模攻击能力。