[发明专利]SLC页读取

说明书

本发明在一些实例中公开了系统、方法、机器可读媒体和NAND存储器装置，其利用较高读取余量单元类型来提供较细粒度读取干扰指示符而不需要利用虚设单元。举例来说，NAND架构可具有经配置为SLC或MLC单元的一些单元。SLC或MLC单元具有较多的读取干扰余量，即，这些单元可在位错误发生之前承受比TLC或QLC单元更多的进入单元的读取干扰电流泄漏。这些较高余量单元可充当用于具有相对较低读取干扰余量的一组单元的所述读取干扰指示符。由于存在这些较高余量单元的页比虚设单元的页更多，因此这些指示符可充当比所述虚设页更小的一组页。这减少了完成读取干扰扫描所需的时间，因为需要扫描较少的页。

技术领域

背景技术

存储器装置通常作为计算机或其它电子装置中的内部半导体集成电路提供。存在许多不同类型的存储器，包含易失性和非易失性存储器。

易失性存储器需要电力来维持其数据，并且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。

非易失性存储器可以在未被供电时保留存储的数据，并且包含快快闪存储器储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或3D XPoint^TM存储器等。

快闪存储器被用作用于各种电子应用的非易失性存储器。快闪存储器装置通常包含一或多组单晶体管、浮动栅极或电荷阱存储器单元，其允许高存储器密度、高可靠性和低功耗。

两种常见类型的快闪存储器阵列架构包含NAND和NOR架构，以其中布置每一者的基本存储器单元配置的逻辑形式命名。存储器阵列的存储器单元通常以矩阵排列。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在 NOR架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND 架构中，阵列的串中的每一存储器单元的漏极在源极线与位线之间以源极到漏极方式串联耦合在一起。

NOR和NAND架构半导体存储器阵列都通过解码器存取，所述解码器通过选择耦合到其栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，所选择的存储器单元就将其数据值放置在位线上，从而根据特定单元被编程的状态导致不同的电流流动。在NAND架构半导体存储器阵列中，高偏置电压被施加到漏极侧选择栅极(SGD)线。耦合到每组的未选择的存储器单元的栅极的字线以指定的直通电压(例如，Vpass)驱动，以将每组的未选择的存储器单元操作为传递晶体管(例如，以不受其存储的数据值限制的方式传递电流)。然后电流通过每一串联耦合组从源极线流到位线，仅由每组的所选存储器单元限制，从而将所选存储器单元的当前编码数据值放置在位线上。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可单独地或共同地编程到一或多个编程状态。例如，单电平单元(SLC)可以表示两个编程状态之一(例如，1 或0)，表示一位数据。

然而，快闪存储器单元还可以表示两个以上编程状态中的一个，从而允许制造更高密度的存储器而不增加存储器单元的数量，因为每一单元可以表示多于一个二进制数字(例如，多于一个位)。这种单元可以称为多状态存储器单元、多位单元或多电平单元(MLC)。在某些实例中，MLC可以指的是每一单元可以存储两位数据的存储器单元(例如，四个编程状态中的一个)，三电平单元(TLC)可以指每单元可以存储三位数据的存储器单元(例如，八个编程状态中的一个)，且四电平单元(QLC)可以每单元存储四位数据。 MLC在本文中以其更广泛的上下文使用，以指代可以每单元存储多于一位数据的任何存储器单元(即，可以表示多于两个编程状态)。