[发明专利]集成半导体装置

说明书

集成半导体装置包含第一半导体装置、层间介电层以及第二半导体装置。第一半导体装置具有第一晶体管结构。层间介电层是在第一半导体装置上。层间介电层的厚度实质为10nm至100nm。第二半导体装置是在层间介电层上且具有作为第二晶体管结构的通道层的二维材料层。

技术领域

本揭露是关于一种集成半导体装置，特别是关于一种具有二维材料层的集成半导体装置。

背景技术

电子产业已经历日益增长的电子装置小型化及高速化需求。电子装置的小型化及高速化可同时支持大量更复杂且精密的功能。因此，在半导体产业中，制作低成本、高效能和低功耗集成电路(Integrated Circuit，IC)的趋势持续存在。这些目标大部分是通过缩小半导体集成电路尺寸(例如：最小特征尺寸)而达成，从而提高生产效率及降低相关成本。然而，集成电路在二维空间中可达成的密度存在物理限制。

半导体装置的三维堆叠是用以解决上述问题，以进一步增加密度。构成三维堆叠集成电路或晶片的技术包含三维封装、平行三维整合(parallel 3D integrateion)及单体三维集成电路(monolithic 3D IC)技术。在这些技术中，单体三维集成电路技术具有成本效益、小面积及高异相整合能力的优点。然而，单体三维集成电路技术的关键问题在于，在形成上层装置的制程中的高热预算(thermal budget)需求可能有害于下层装置。

发明内容

本揭露的一态样提供一种集成半导体装置，其是包含第一半导体装置、层间介电层以及第二半导体装置。第一半导体装置具有第一晶体管结构。层间介电层是在第一半导体装置上。层间介电层的厚度实质为10nm至100nm。第二半导体装置具有第二晶体管结构，且具有形成在层间介电层上的二维材料层，其是做为第二晶体管结构的通道层。

附图说明

根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。

图1是绘示根据本揭露一些实施例的集成半导体装置的结构示意图；

图2A是绘示根据本揭露一些实施例的集成半导体装置的立体视图；

图2B是绘示图2A的集成半导体装置沿着B1-B1’线的剖面视图；

图2C是绘示图2A的集成半导体装置沿着C1-C1’线的剖面视图；

图2D至图2I是绘示根据本揭露一些实施例的形成图2A的集成半导体装置的各中间阶段中沿着B1-B1’线的剖面视图；

图2J至图2N是绘示根据本揭露一些实施例的形成图2A的下部半导体装置的各中间阶段中沿着B1-B1’线的剖面视图；

图3A是绘示根据本揭露一些实施例的集成半导体装置的立体视图；

图3B是绘示图3A的集成半导体装置沿着B2-B2’线的剖面视图；

图3C是绘示图3A的集成半导体装置沿着C2-C2’线的剖面视图；

图3D是绘示图3A的集成半导体装置的等效电路图；

图3E至图3J是绘示根据本揭露一些实施例形成图3A的另一集成半导体装置的各中间阶段中沿着B2-B2’线的剖面视图。

具体实施方式

以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。