[发明专利]一种基于FPGA的LDPC译码器及译码方法

说明书

一种基于FPGA的LDPC译码器及译码方法，它属于通信领域中信道编码技术领域。本发明解决了如何在减少硬件资源开销的同时提高LDPC译码器的吞吐率的问题。本发明利用兵乓缓存的方法将串行电路与并行部分分离，各部分采用独立的时钟，以保证连续数据流的流入流出与高吞吐率；而且本发明采用一种新的循环存储的方式以解决地址冲突问题，避免了桶形移位寄存器或连接网络的使用，同时减小了译码电路硬件资源占用率。当采用本发明的部分并行译码结构，并行度为7，主时钟频率选择110MHz，码率7/8，子矩阵维度511，迭代次数15次，平均变量节点更新时钟数为1.008时，吞吐率达到的最大值约为356.48Mbps。本发明可以应用于通信领域中信道编码技术领域。

技术领域

本发明属于通信领域中信道编码技术领域，具体涉及一种LDPC译码器及译码方法。

背景技术

随着现代通信技术的不断进步，通信系统逐渐向吞吐率更高、容量更大及可靠性更高的方向发展，纠错码作为一类信道编码，是一种提高通信质量的主要方法。其中，LDPC码是一种性能逼近香农限的分组码，具有抗连续突发错误、纠错能力强、实现复杂度低、译码时延小的特点。

适合硬件实现的最小和译码算法目前已得到广泛应用。规定R_cv代表第c个校验节点到第v个变量节点传递的置信度信息，L_vc代表第v个变量节点到第c个校验节点传递的置信度信息，R_mv代表第m个校验节点到第v个变量节点传递的置信度信息，L_nc代表第 n个变量节点到第c个校验节点传递的置信度信息，N(c)为与第c个校验节点相连的所有变量节点的集合，N(c)\v则为N(c)中除去变量节点v后的变量节点集合，M(v)为与第v 个变量节点相连的所有校验节点的集合，M(v)\c则为M(v)中除去校验节点c后的校验节点集合，R_v表示接收到的对数似然比，L_v表示后验概率值。

则有

对L_v硬判决即可得到译码结果。

在实际译码器设计中，希望利用有限的硬件资源提高LDPC译码器的吞吐率，因此必须提高LDPC译码主体部分的并行度。

但译码器主体部分之外的连接电路需要采用串行数据传输方式，以便于其他模块，如解调模块、协议解析模块或信元译码模块连接。因此，为了提高译码器的吞吐率，如何处理串并行关系是重点考虑的问题。

提高译码器并行度时，需要使每次增加每个内存地址上存储数据的个数，但这样会造成地址冲突。为了规避内存冲突，Wang给出了一种解决方案，即一旦发生地址冲突，就先将数据缓存，直到所有需要的数据都被读取出来后，再将数据拼接，忽略不需要的数据。假设最恶劣情况下需要访问三个地址，那么需要两个寄存器，存储前两个地址的中间变量，这部分电路称作选择网络。

但在这种结构中，选择器MUX的电路十分复杂。因此，为简化选择器电路，减少硬件开销，同时减少变量节点译码延时，有必要提出更加简洁的规避地址冲突的方法。综上所述，如何在减少硬件资源开销的同时提高LDPC译码器的吞吐率是LDPC码应用于实际系统中必须解决的问题。

发明内容

本发明的目的是为解决如何在减少硬件资源开销的同时提高LDPC译码器的吞吐率的问题。

本发明为解决上述技术问题采取的技术方案是：

本发明的一个方面：提供了一种基于FPGA的LDPC译码器，所述LDPC译码器包括包括信道似然比乒乓存储模块、置信度消息存储模块、硬判决信息存储模块、译码结果乒乓缓存模块、校验节点更新模块、变量节点更新模块、硬判决校验模块、控制模块及输出模块；