[发明专利]于基板上制造结构的方法

说明书

一种于基板上制造结构的方法。此方法包含：将参考图案的图像投影到具有第一图案化层的基板上，此第一图案化层包含多个第一对准标记和多个第一叠对测量标记，且参考图案包含多个第二对准标记和多个第二叠对测量标记；基于这些第一对准标记和这些第二对准标记，将第一图案化层对准参考图案的图像，获得这些第一叠对测量标记与这些第二叠对测量标记的预叠对建图(pre‑overlay mapping)；以及决定补偿数据，此补偿数据指出这些第一叠对测量标记和这些第二叠对测量标记的预叠对建图的信息。

技术领域

本公开涉及一种半导体技术，特别涉及一种于基板上制造结构的方法。

背景技术

随着半导体科技的进步，具有更小尺寸且更复杂的电路/结构已整合至半导体装置中。在半导体装置的演进过程中，通常功能密度(即，每芯片面积所具有的内连元件数)已随着几何尺寸(即，使用制程所能制作的最小组件(或线))的缩减而增加。此微缩化制程普遍提供增加产品效率及降低相关成本的好处。然而，这样的微缩化亦增加了制造制程的复杂度。举例来说，随着先进光刻技术一起降低光刻图案引起的叠对误差是有挑战性的。

发明内容

本公开实施例提供一种于基板上制造结构的方法，包含将参考图案的图像投影到具有第一图案化层的基板上，此第一图案化层包含多个第一对准标记和多个第一叠对测量标记，且参考图案包含多个第二对准标记和多个第二叠对测量标记；基于这些第一对准标记和这些第二对准标记，将第一图案化层对准参考图案的图像，获得这些第一叠对测量标记与这些第二叠对测量标记的预叠对建图(pre-overlay mapping)；以及决定补偿数据，此补偿数据指出这些第一叠对测量标记和这些第二叠对测量标记的预叠对建图的信息。

本公开实施例提供一种半导体制造工具，包含对准工具、叠对测量工具、基板台、处理器、以及存储指令的非暂态存储媒体，其中于基板台上设置有具有图案化层的基板。当存储指令的非暂态存储媒体执行指令时，使处理器将信号传输到对准工具以使对准工具将参考图案的图像投影于基板上、基于图案化层中的第一对准标记与由所投影图像提供的第二对准标记，使对准工具进行图案化层对所投影图像的对准、使叠对测量工具获得图案化层中的第一叠对测量标记与所投影图像提供的第二叠对测量标记的预叠对建图、以及决定指出第一叠对测量标记与第二叠对测量标记的预叠对建图的信息的补偿数据。

本公开实施例提供一种半导体制造系统，包含虚拟对准与预叠对测量工具、对准与曝光工具、以及显影工具。虚拟对准与预叠对测量工具配置为将参考图案的图像投影到基板上、基于第一图案化层中的第一对准标记与所投影图像提供的第二对准标记，将第一图案化层虚拟对准所投影图像、获得第一叠对测量标记与第二叠对测量标记的预叠对建图、以及决定指出第一叠对测量标记与第二叠对测量标记的预叠对建图的信息的补偿数据。对准与曝光工具配置为基于补偿数据将掩模对准第一图案化层，以及曝光涂覆于第一图案化层上的光刻胶层。显影工具配置为显影已曝光的光刻胶层。

附图说明

根据以下详细描述并结合附图阅读时，可最佳地理解本公开的各面向。应注意的是，依照在业界的标准做法，各种特征(feature)并非依比例绘制。事实上，为了论述的明确性，各种特征的尺寸可能任意放大或缩小。

图1示出根据一些实施例的具有已制造结构的一基板的一部分的剖面图，基于此已制造结构的基板以一方法来制造一半导体装置。

图2为示出于制造半导体装置期间改善对准准确度的制程流程图。

图3A、图3B、图3C为依据一些实施例，示出在基板上的第一图案化层中的第一叠对测量标记的各种范例。

图4A、图4B、图4C为示出于依据一些实施例制造半导体装置的期间，第一叠对测量标记与对准模型的第二叠对测量标记或图案化光刻胶层的第三叠对测量标记叠对的各种范例。

图5A、图5B、图5C为示出依据一些实施例于基板上制造半导体结构的方法的示意图。