[发明专利]一种基于Cortex-M3处理器的专用SoC存储器布局方法在审
| 申请号： | 201811314736.0 | 申请日： | 2018-11-06 |
| 公开（公告）号： | CN109684657A | 公开（公告）日： | 2019-04-26 |
| 发明（设计）人： | 姜仿权;王忆文;邓强;徐波;徐云龙 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 存储器布局 处理器 分散加载文件 总线接口 最大性能 工艺流 取指令 | ||
1.一种基于Cortex-M3处理器的专用SoC存储器布局方法，其特征在于：基于宏力0.13um Eflash工艺流片情况下，对于使用Cortex-M3处理器的专用SoC来讲，根据Cortex-M3处理器总线特点，通过在SoC硬件上设计合理的存储器布局，在软件上设置对应的分散加载文件，可以使专用SoC系统达到最好的性能；所述的存储器布局方法主要包括：硬件上SoC存储器布局设计，软件上对应的分散加载文件设计；其中，硬件上SoC存储器布局设计主要包括：Code bus上ROM；Code bus上Flash；Code bus上SRAM；System bus上SRAM。
2.根据权利要求1所述的一种基于Cortex-M3处理器的专用SoC存储器布局方法，其特征在于：SoC系统硬件存储器布局之Code bus上的ROM，这个ROM的地址空间为0x1FFF_0000～0x1FFF_3FFF，共16KB；其主要功能是SoC上电后的代码更新，上电后可以通过执行ROM里面的程序将代码通过UART口搬运到Code bus上的Flash存储器中。
3.根据权利要求1所述的一种基于Cortex-M3处理器的专用SoC存储器布局方法，其特征在于：SoC系统硬件存储器布局之Code bus上的Flash，Flash存储器的地址空间为0x0800_0000～0x0803_FFFF，共256KB；其主要功能是SoC每次上电后从Flash中启动并开始执行程序代码(除非更新代码，才从ROM中启动)。
4.根据权利要求1所述的一种基于Cortex-M3处理器的专用SoC存储器布局方法，其特征在于：SoC系统硬件存储器布局之Code bus上的SRAM，此SRAM存储器的地址空间为0x1000_0000～0x1000_FFFF，共64KB；其主要功能是用来存放执行的程序的只读(RO)数据。
5.根据权利要求1所述的一种基于Cortex-M3处理器的专用SoC存储器布局方法，其特征在于：SoC系统硬件存储器布局之System bus上的SRAM，此SRAM存储器的地址空间为0x2000_0000～0x2000_FFFF，共64KB；其主要功能是用来存放执行的程序的可读写(RW)数据。
6.根据权利要求1所述的一种基于Cortex-M3处理器的专用SoC存储器布局方法，其特征在于：SoC系统软件程序编译时，通过分散加载文件设计，将代码的指令和只读数据的运行区域放在Code bus上的SRAM中；将程序中的可读写数据搬运到System Bus上的SRAM中。
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