[发明专利]一种半导体器件及其制造方法

说明书

本申请公开了一种半导体器件及其制造方法，在该半导体器件中，仅在存储核心区设置有沟道孔，而在阶梯区设置有第一接触孔，该第一接触孔内填满金属，该第一接触孔的结构与沟道孔的结构不同，其内部不设置有外延结构以及存储器功能层，因此，能够避免阶梯区不均一的外延结构给半导体器件带来的不良影响，例如，与半导体器件内部的底部选择栅或虚字线发生短路，降低产品良率。

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

3D NAND存储器是一种拥有三维堆叠结构的闪存器件，其存储核心区是由交替堆叠的金属栅层和层间绝缘层结合垂直沟道孔组成。相同面积条件下，垂直堆叠的金属栅层越多，意味着闪存器件的存储密度越大、容量越大。目前常见的存储结构的字线堆叠层数可达数十上百层。

在现有的3D NAND存储器的制造方法中，为了能够在栅线牺牲层去除和字线形成过程提供结构支撑，在存储核心区和阶梯区会同时形成沟道孔，并在沟道孔内形成存储器件的各功能层。其中，每个沟道孔底部形成有外延结构(selective epitaxy growth，SEG)位于阶梯区的沟道孔可以作为支撑结构。

然而，由于阶梯区的图形密度不同，很难在阶梯区的不同沟道孔内形成结构均一的外延结构。该结构不均一的外延结构，会导致阶梯区的外延结构要么与底部选择栅发生短路，要么与虚字线发生短路，进而导致产品良率下降。

发明内容

有鉴于此，本申请提供了一种半导体器件及其制造方法，以避免阶梯区不均一的外延结构给半导体器件带来的不良影响。

为了解决上述技术问题，本申请采用了如下技术方案：

一种半导体器件，包括：

衬底；

位于所述衬底之上的堆叠结构，所述堆叠结构由栅线层和层间介质层交替层叠形成，所述堆叠结构包括阶梯区和存储核心区；

其中，所述存储核心区包括贯穿所述存储核心区的沟道孔，所述沟道孔的底部形成有自所述衬底外延生长的外延结构，所述沟道孔的内壁上形成有存储器功能层；

所述阶梯区包括贯穿所述阶梯区的第一接触孔；所述第一接触孔与所述栅线层之间设置有绝缘侧墙。

可选地，所述绝缘侧墙为覆盖所述第一接触孔侧壁的绝缘层。

可选地，所述绝缘侧墙为自所述第一接触孔的侧壁向各层所述栅线层突出的绝缘层。

可选地，所述半导体器件还包括：位于所述衬底之上的外围电路。

可选地，所述半导体器件还包括：与所述外围电路电连接的第二接触孔。

可选地，所述半导体器件为3D NAND存储器。

可选地，所述存储器功能层沿着所述沟道孔的径向由外向内依次包括：存储器层和沟道层。

可选地，所述存储器层沿着所述沟道孔的径向由外向内依次包括：电荷阻挡层、电荷存储层和电荷遂穿层。

一种半导体器件的制造方法，所述方法包括：

提供衬底，所述衬底上形成有堆叠结构，所述堆叠结构由牺牲层和层间介质层交替层叠形成；所述堆叠结构包括阶梯区和存储核心区；

在所述存储核心区内形成贯穿所述存储核心区的沟道孔；所述沟道孔的底部形成有自所述衬底外延生长的外延结构，所述沟道孔的内壁上形成有存储器功能层；

在所述阶梯区形成贯穿所述阶梯区的第一接触孔；

形成用于隔离所述第一接触孔与所述牺牲层的绝缘侧墙；

将所述牺牲层替换为栅线层；