[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：形成基底，基底包括PMOS区，基底包括衬底以及凸出于衬底的半导体柱，PMOS区的半导体柱包括第一半导体柱以及位于第一半导体柱上的第二半导体柱，第二半导体柱中Ge的摩尔体积百分比大于第一半导体柱中Ge的摩尔体积百分比；在PMOS区第一半导体柱的底部内形成PMOS漏区；形成PMOS漏区后，形成包围半导体柱的栅极结构，PMOS区的栅极结构覆盖第一半导体柱和第二半导体柱的交界处且露出第二半导体柱的顶部，被栅极结构覆盖的半导体柱作为沟道层；形成栅极结构后，在第二半导体柱的顶部内形成PMOS源区。本发明实施例有利于改善PMOS晶体管的稳定性问题，比如热载流子效应以及自发热效应等。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极 (Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔百分比大于所述第一半导体柱中Ge的摩尔百分比；在所述PMOS区第一半导体柱的底部内形成PMOS 漏区；形成所述PMOS漏区后，形成包围所述半导体柱的栅极结构，所述PMOS 区的栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；形成所述栅极结构后，在所述第二半导体柱的顶部内形成PMOS源区。

相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述 PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔百分比大于所述第一半导体柱中 Ge的摩尔百分比；PMOS漏区，位于所述PMOS区第一半导体柱的底部内；栅结构，包围所述半导体柱，所述栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；PMOS源区，位于所述第二半导体柱的顶部内。

与现有技术相比，本发明实施例的技术方案具有以下优点：