[发明专利]一种检查时钟路径的方法

说明书

本发明提供一种检查时钟路径的方法，包括以下步骤：1）读入工作条件下的时序库，获得所述工作条件下单元及线网的延迟计算信息；2）确定具有时序关系的同步单元对，以及时钟路径；3）计算时钟路径上的单元延迟总和、线网延迟总和，以及时钟路径总延迟；4）计算两条时钟路径的线网延迟总和的偏差占时钟周期的比例，判断两条时钟路径的平衡性。本发明可以检查时钟路径上的单元及线网延迟，避免由于不同工艺、电压、温度条件等引起的片上偏差，对时钟路径上的延迟产生影响，造成实际芯片无法正常工作的情况，从而保证了设计的稳定性，提高了芯片设计的良率。

技术领域

本发明涉及EDA设计领域，尤其涉及一种检查时钟路径的方法。

背景技术

在深亚微米工艺下，半导体工艺尺寸越来越小，单片晶圆面积越来越大，由于不同工艺(P)、不同电压(V)、不同温度(T)条件下引起的影响越来越不能忽略(例如片上互连差异、层间电介质密度差异、寄生电阻电容差异等)。具体表现在SoC数字电路中，时钟路径从源点出发，最终到达同步单元的时钟输入端，本来时间应该是一样的，但是因为制造工艺的原因，造成无法正确计算延迟快慢偏差。

传统的静态时序分析工具会考虑片上工艺偏差(OCV)的影响，在计算时序路径的延迟时候会乘以一个derate经验参数值。这种方法会带来悲观的不确定性估计，降低芯片设计的性能，在先进工艺条件下表现尤为明显。而且在互连线延迟影响和单元延迟影响的变化趋势不一样的条件下，路径延迟的计算值与实际芯片的表现差异较大。针对时钟路径的延迟计算，如何保证芯片设计在投片生产之后的正确性及稳定性，成为一个越来越重要的问题。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种检查时钟路径的方法，检查时钟路径上的单元及线网延迟，避免由于不同工艺、电压、温度条件等引起的片上偏差，对时钟路径上的延迟产生影响，造成实际芯片无法正常工作的情况，从而保证了设计的稳定性，提高了芯片设计的良率。

为实现上述目的，本发明提供的检查时钟路径的方法，包括以下步骤：

1)读入工作条件下的时序库，获得所述工作条件下单元及线网的延迟计算信息；

2)确定具有时序关系的同步单元对，以及时钟路径；

3)计算时钟路径上的单元延迟总和、线网延迟总和，以及时钟路径总延迟；

4)计算两条时钟路径的线网延迟总和的偏差占时钟周期的比例，判断两条时钟路径的平衡性。

进一步的，所述工作条件包括温度、电压、工艺条件。

进一步的，所述同步单元对，由用户给定或通过时序相关性分析获得。

进一步的，所述时钟路径上的总延迟表示为Delay_Path，计算公式为：

Delay_Path＝∑{Cell_i}+∑{Net_i}

其中，∑{Cell_i}为时钟路径上的单元延迟总和，∑{Net_i}为时钟路径上的线网延迟总和。

进一步的，所述线网延迟总和的偏差占时钟周期的比例的计算公式为：

Ratio_AB＝|∑{Net_A}–∑{Net_B}|/Period_clock

其中，Ratio_AB为线网延迟总和的偏差占时钟周期的比例，∑{Net_A}为第一时钟路径的线网延迟总和，∑{Net_B}为第二时钟路径的线网延迟总和，Period_clock为时钟周期。