[发明专利]一种半导体结构及其制作方法

说明书

本发明提供一种半导体结构及其制作方法，该半导体结构包括衬底、多个导电柱、导电填充体、保护介质层、凹槽、低K介质侧墙、密封层及气隙，其中，导电柱位于衬底上，导电填充体连接于导电柱上方，保护介质层位于衬底上，包围导电柱的侧面，并遮盖于导电填充体下方，凹槽位于相邻导电柱之间及相邻导电填充体之间，低K介质侧墙位于凹槽的侧壁，密封层遮盖于凹槽的开口上方，气隙位于凹槽内，由低K介质侧墙、衬底及密封层共同封闭。本发明的半导体结构中，导电互连结构之间具有气隙，气隙中可以包括空气，能够降低互连线的时间常数RC，从而提高器件的互连速度。本发明的制作方法能够降低低K材质的损伤，从而增加互连结构的稳定性与可靠性。

技术领域

本发明属于集成电路技术领域，涉及一种半导体结构及其制作方法。

背景技术

动态随机存储器(英文：Dynamic Random Access Memory，简称DRAM)是一种广泛应用多计算机系统的半导体存储器。DRAM结构包括晶体管、字元线、位元线、电容、金属互连，外缘区域。

随着集成电路制程工艺的不断提高，半导体制程的关键尺寸不断缩小，芯片上互连线的截面积和线间距离也随之持续下降，因此互连线电阻R和寄生电容C提高，这导致互连线的时间常数RC大幅度提高。互连线的时间常数RC在集成电路总延迟中所占的比例越来越大，成为限制互连速度的主要原因。

根据互连线的时间常数RC的计算方法，在选择低电阻率和电迁移率的金属材料之外，还可以采用介电常数K较低的介质材料来有效降低RC，从而提高器件的响应速度等参数。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中互连线的时间常数RC较高，导致器件响应速度慢的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：

提供一衬底，形成一互连层于所述衬底上，所述互连层包括第一介质层及多个上下贯穿所述介质层的导电柱；

形成第二介质层于所述互连层上，并形成上下贯穿所述第二介质层的沟槽于所述第二介质层中，所述沟槽暴露出所述导电柱的顶面及部分所述第一介质层的顶面；

形成导电填充体于所述沟槽中，所述导电填充体的顶面与所述第二介质层的顶面齐平；

去除所述导电填充体周围的所述第二介质层，并去除所述第一介质层未被所述导电填充体遮盖的部分，得到凹槽于相邻所述导电柱之间及相邻所述导电填充体之间，其中，剩余的所述第一介质层形成保护介质层包围所述导电柱的侧面，所述凹槽的侧壁包括所述导电填充体的侧壁及所述保护介质层的侧壁；

形成低K介质侧墙于所述凹槽的侧壁；

形成密封层以遮盖所述凹槽的开口，得到由所述低K介质侧墙、所述衬底及所述密封层共同封闭的气隙。

可选地，形成所述沟槽于所述第二介质层中包括以下步骤：

自下而上依次形成底层材料层、硬掩膜层及光阻层于所述第二介质层上；

图形化所述光阻层，得到第一开口于所述光阻层中；

以所述光阻层为掩膜对所述硬掩膜层进行刻蚀，得到第二开口于所述硬掩膜层中；

以所述光阻层为掩膜对所述底层材料层进行刻蚀，得到第三开口于所述底层材料层中；

去除所述光阻层；

以所述硬掩膜层为掩膜对所述第二介质层进行刻蚀直至暴露出所述导电柱的顶面及部分所述第一介质层的顶面；

去除所述硬掩膜层；

去除所述底层材料层。