[发明专利]用于存储和处理高效压缩高速缓存行的系统和方法

说明书

本公开提供一种多处理器系统，包括：多个节点和至少一个存储器，其中每个节点包括至少一个处理器、专用于所述节点的第一高速缓存、处于比所述第一高速缓存更高级的第二高速缓存、以及专用于所述节点的高速缓存位置缓冲器，其中，对于所述多个节点中的至少一个节点，包括在所述至少一个节点中的第一高速缓存和第二高速缓存中的至少一个包括能够存储大小不同的压缩数据单元的至少一个高速缓存位置，包括在所述至少一个节点中的高速缓存位置缓冲器被配置为存储多个高速缓存位置缓冲器条目，所述多个高速缓存位置缓冲器条目中的每一个包括多个位置信息值。本公开还提供一种数据管理方法和计算机可读存储介质。

相关申请的交叉引用

于2017年11月20日向美国专利商标局提交的美国临时申请No.62/588,717通过引用整体并入本文。

技术领域

本发明构思的至少一些示例实施例一般涉及用于访问计算机存储器装置中的数据的方法和系统，更具体地，涉及用于表示并处理压缩数据的机制和技术。

背景技术

现今的处理器通常配备有高速缓存，高速缓存可以存储被存储在某些高容量存储器中的数据的副本和指令的副本。这种高容量存储器的现今流行的示例是动态随机存取存储器(DRAM)。在本文中，术语“存储器”将用于共同指代所有现有和未来的存储器实施方式。高速缓冲存储器，或简称为“高速缓存”，通常由比其他存储器实施方式小得多且快得多的存储器构建，并且随后可以在任何给定时间仅保持存储在主存储器或辅助存储装置中的数据中的一小部分的副本。今天，高速缓存通常使用SRAM实现，并且可以使用DRAM实现大型高速缓存。可以使用任何现有和未来的存储器技术来实现本文描述的高速缓存。

通常，计算机系统的存储器系统包括一系列高速缓存，其中较大和较慢的高速缓存(这里称为较高级高速缓存)靠近主存储器并且较小和较快的高速缓存(这里称为较低级的高速缓存)靠近处理器。该配置通常称为高速缓存层次结构、存储器层次结构或存储器系统。高速缓存层次结构中的每个级称为高速缓存级。图1是示出计算机系统的一部分的框图。在图1所示的示例中，计算机系统是多处理器系统，其中每个CPU 101被分配其自己的第一级专用高速缓存102(L1高速缓存)。下面参考图2描述CPU 101和L1高速缓存102的更详细示例。专用高速缓存是这样一种高速缓存，其中数据单元的空间只能响应高速缓存本地的CPU(或位于与高速缓存相同的节点中的CPU，其中高速缓存是该节点专用的)的活动。在该示例中，第二级高速缓存103由所有CPU 101共享，并且可以包含由所有CPU 101访问的数据和指令。因为可以使数据单元的空间响应于任何CPU 101的活动，所以高速缓存103是全局高速缓存。此外，高速缓存103是共享高速缓存，因为每个数据单元只能存在于一个共享副本中(而每个专用高速缓存可以具有其自己的复制副本)。存储器105还存储由所有CPU 101访问的指令和数据。通常使用物理地址(或简称为PA)来访问(主)存储器105，而由CPU 101产生的地址通常是虚拟地址。例如图1所示的系统，具有多个CPU和多个专用高速缓存的计算机系统，需要一种有效机制，在各个高速缓存中的一个高速缓存中找到所请求的数据单元，以及保持在不同节点中存储的数据的多个副本是一致的。

除了主存储器和高速缓冲存储器之外，这种计算机系统通常还包括一个或多个辅助存储装置。这些辅助存储装置可以包括硬盘驱动器、光盘驱动器、闪存驱动器等中的一个或多个，这里由磁盘104共同表示。磁盘或辅助存储器104可以存储比存储器105多几个数量级的数据，但不能使用物理地址直接访问。如果CPU 101想要访问存储在磁盘104上的数据，则虚拟存储器系统(图1中未示出)将大块数据(通常称为页面)从磁盘104移动到存储器105，并创建从与该页面对应的虚拟地址到物理地址的转译。特殊类型的转译高速缓存(图1中未示出)(通常称为“转译后备缓冲器(translation look-aside buffer)”或简称TLB)对从虚拟页面到物理页面的转译映射进行高速缓存。虚拟存储器系统可以被视为高速缓存系统，其将位于磁盘104中的数据的一部分存储在存储器105中。