[发明专利]具有重叠图案的半导体装置

说明书

一种半导体装置包括：半导体衬底，包括单元内区域及划片槽，所述划片槽界定所述单元内区域；第一重叠图案，位于所述半导体衬底上；以及第二重叠图案，邻近所述第一重叠图案，其中所述第一重叠图案是衍射式重叠(DBO)图案，且所述第二重叠图案是扫描电子显微镜(SEM)重叠图案。本公开的半导体装置可改善重叠一致性且减小对重叠图案的损坏。

[相关申请的交叉参考]

在2017年11月21日在韩国知识产权局提出申请且名称为：“具有重叠图案的半导体装置(Semiconductor Device Having Overlay Pattern)”的韩国专利申请第10-2017-0155815号全文并入本申请供参考。

技术领域

本发明的实施例涉及一种具有重叠图案的半导体装置。

背景技术

已使用各种方法来在误差范围内将各个层之间的重叠对齐。

发明内容

本发明的实施例涉及一种半导体装置，所述半导体装置包括：半导体衬底，包括单元内区域(in-cell area)及划片槽(scribe lane)，所述划片槽界定所述单元内区域；第一重叠图案，位于所述半导体衬底上；以及第二重叠图案，邻近所述第一重叠图案。所述第一重叠图案可为衍射式重叠(diffraction-based overlay，DBO)图案，且所述第二重叠图案可为扫描电子显微镜(scanning electron microscope，SEM)重叠图案。

本发明的实施例还涉及一种半导体装置，所述半导体装置包括：半导体衬底；第一重叠图案，位于所述半导体衬底上，所述第一重叠图案包括各自在第一方向及与所述第一方向垂直的第二方向上延伸的线与空间图案；以及第二重叠图案，位于所述半导体衬底上，所述第二重叠图案在环绕所述第一重叠图案的禁区内环绕所述第一重叠图案。

本发明的实施例还涉及一种半导体装置，所述半导体装置包括：半导体衬底，包括单元内区域及划片槽，所述划片槽界定所述单元内区域；第一重叠图案，位于所述半导体衬底上；以及第二重叠图案，邻近所述第一重叠图案，所述第二重叠图案位于所述第一重叠图案的禁区(forbidden region)中。

本发明的实施例还涉及一种制造半导体装置的方法，所述方法包括：在衬底上形成光刻胶图案；利用第一重叠图案测量第一重叠一致性；如果第一重叠一致性处于可允许的误差范围内，则使用所述光刻胶图案执行蚀刻；利用第二重叠图案测量第二重叠一致性；如果所述第二重叠一致性处于可允许的误差范围内，则执行后续工艺；以及将所测量的所述第一重叠一致性及所测量的所述第二重叠一致性反馈到控制器。

附图说明

通过参照附图详细阐述示例性实施例，对所属领域中的技术人员来说本发明的特征将变得显而易见，在附图中：

图1示出用于形成根据示例性实施例的半导体装置的半导体衬底的平面图。

图2示出图1所示半导体衬底的一部分的放大图，所述一部分包括半导体裸片(semiconductor die)。

图3A示出根据示例性实施例的一个重叠图案组及其外围的一部分的放大平面图。

图3B示出根据另一个示例性实施例的一个重叠图案组及其外围的一部分的放大平面图。

图4示出用于制造根据示例性实施例的半导体装置的工艺系统的方块图。

图5示出用于解释第一重叠测量装置及第二重叠测量装置以及控制装置的方块图。

图6示出根据示例性实施例的制造半导体装置的方法的流程图。

图7A及图7B示出根据示例性实施例的利用第二重叠图案测量第二重叠一致性以及执行误读校正(mis-reading correction，MRC)的方法中的各个阶段的图。