[发明专利]多FPGA拓扑的互联检测与延时测量方法

权利要求书

1.一种多FPGA拓扑的互联检测与延时测量方法，其特征在于，包括：

(1)从起点FPGA开始，当前FPGA通过全部I/O端口发送包括固定序列至至少一个下一级相邻FPGA；

(2)所述至少一个下一级相邻FPGA接收到所述固定序列后解析所述固定序列中的命令码，并发送响应序列至所述当前FPGA；

(3)所述当前FPGA接收到所述响应序列后解析所述响应序列中的响应码，如果在规定时间内接收到所述响应码，则判定所述当前FPGA和所述至少一个下一级相邻FPGA中的各个FPGA之间的对应端口联通，并根据所述响应序列记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息和端口联通信息；

(4)所述当前FPGA在记录完所述端口延时信息和端口联通信息之后按照广度优先原则触发对应FPGA作为所述当前FPGA重复上述步骤，直至遍历所有FPGA。

2.根据权利要求1所述的方法，其特征在于，所述固定序列包括命令码、当前系统时间戳和FPGA ID及其对应端口号。

3.根据权利要求2所述的方法，其特征在于，所述响应序列包括响应码、当前系统时间戳和FPGA ID及其对应端口号。

4.根据权利要求3所述的方法，其特征在于，所述当前FPGA根据所述响应序列记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息和端口联通信息包括：

所述当前FPGA根据所述响应序列中的当前系统时间戳记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息，根据所述响应序列中的FPGA ID及其对应端口号记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口联通信息。

5.根据权利要求4所述的方法，其特征在于，所述当前FPGA根据所述响应序列中的当前系统时间戳记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息包括：

所述当前FPGA使用系统时间与所述响应序列中记录的当前系统时间戳之间的差值作为自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息进行记录。

6.一种多FPGA拓扑的互联检测与延时测量方法，其特征在于，包括：

(1)根据路由配置表配置所述多FPGA拓扑中的所有FPGA的I/O端口；

(2)所有FPGA通过配置的I/O端口并行发送固定序列至对应FPGA，并接收所述对应FPGA反馈的响应序列；

(3)各个FPGA根据接收到的所述响应序列记录自身与所述对应FPGA之间的端口延时信息和端口联通信息。

7.根据权利要求6所述的方法，其特征在于，所述固定序列包括命令码、当前系统时间戳和FPGA ID及其对应端口号。

8.根据权利要求7所述的方法，其特征在于，所述响应序列包括响应码、当前系统时间戳和FPGA ID及其对应端口号。

9.根据权利要求8所述的方法，其特征在于，所述各个FPGA根据接收到的所述响应序列记录自身与所述对应FPGA之间的端口延时信息和端口联通信息包括：

所述各个FPGA根据所述响应序列中的当前系统时间戳记录自身与所述对应FPGA之间的端口延时信息，根据所述响应序列中的FPGA ID及其对应端口号记录自身与所述对应FPGA之间的端口联通信息。

10.根据权利要求9所述的方法，其特征在于，所述各个FPGA根据所述响应序列中的当前系统时间戳记录自身与所述对应FPGA之间的端口延时信息包括：

所述各个FPGA使用系统时间与所述响应序列中记录的当前系统时间戳之间的差值作为自身与所述对应FPGA之间的端口延时信息进行记录。