[发明专利]用于有符号字的向量乘法、舍入和饱和的装置和方法

说明书

本发明涉及用于有符号字的向量乘法、舍入和饱和的装置和方法。方法包括：解码指令；执行所述指令以实行以下操作：同时将存储在第一源寄存器中的第一多个打包的有符号字数据元素中的多个打包的有符号字数据元素中的每个与存储在第二源寄存器中的第二多个打包的有符号字数据元素中的对应打包的有符号字数据元素相乘，以生成多个有符号双字乘积；将所述多个有符号双字乘积转换为多个分数有符号字，其中转换包括根据由存储在控制寄存器中的舍入控制值指示的舍入模式对有符号双字乘积进行舍入以生成所述多个分数有符号字；以及将所述多个分数有符号字作为打包的有符号字分数数据元素存储在目的地寄存器内的指定数据元素位置中。

技术领域

本发明的实施例一般地涉及计算机处理器领域。更具体地，各实施例涉及用于实行有符号字的向量乘法、舍入和饱和的装置和方法。

背景技术

指令集或指令集架构（ISA）是与编程有关的计算机架构的一部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出（I/O）。应当注意，术语“指令”在本文中一般指代宏指令——其是提供给处理器用于执行的指令——与微指令或微操作相对——其是处理器的解码器解码宏指令的结果。微指令或微操作可以被配置成命令处理器上的执行单元实行操作以实现与宏指令相关联的逻辑。

ISA区别于微架构，微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可以共享公用的指令集。例如，Intel®奔腾4处理器、Intel®Core™处理器和来自加利福尼亚州森尼韦尔的超威半导体（Advanced Micro Devices）公司的处理器实现x86指令集的几乎相同的版本（具有与较新的版本添加在一起的一些扩展），但是具有不同的内部设计。例如，ISA的相同寄存器架构可以使用公知的技术（包括专用物理寄存器、使用寄存器重命名机制（例如，使用寄存器别名表（RAT）、重排序缓冲器（ROB）和引退寄存器文件）的一个或多个动态分配的物理寄存器）在不同的微架构中以不同的方式实现。除非另外指定，否则短语寄存器架构、寄存器文件和寄存器在本文中用于指代对软件/编程者可见的寄存器架构、寄存器文件和寄存器以及指令指定寄存器的方式。在需要区别的情况下，形容词“逻辑的”、“架构的”或“软件可见的”将用于指示寄存器架构中的寄存器/文件，而不同的形容词将用于指明在给定微架构中的寄存器（例如，物理寄存器、重排序缓冲器、引退寄存器、寄存器池）。

乘法累加是常见的数字信号处理操作，其计算两个数的乘积并将该乘积加到累加值。现有的单指令多数据（SIMD）微架构通过执行一系列指令来实现乘法累加操作。例如，可以利用如下方式实行乘法累加：乘法指令，然后是4路加法，并且然后是与目的地四字（quadword）数据的累加以生成两个64位饱和结果。

附图说明

根据结合以下附图的以下详细描述，可以获得对本发明的更好理解，在附图中：

图1A和1B是图示根据本发明实施例的通用向量友好指令格式及其指令模板的框图；

图2A-C是图示根据本发明实施例的示例性VEX指令格式的框图；

图3是根据本发明一个实施例的寄存器架构的框图；以及

图4A是图示根据本发明实施例的示例性有序取出、解码、引退流水线和示例性寄存器重命名、无序发布/执行流水线二者的框图；

图4B是图示根据本发明实施例的要包括在处理器中的有序取出、解码、引退核心的示例性实施例和示例性寄存器重命名、无序发布/执行架构核心二者的框图；

图5A是单个处理器核心连同它到管芯上互连网络的连接的框图；

图5B图示了根据本发明实施例的图5A中的处理器核心的一部分的展开图；

图6是根据本发明实施例的单核处理器和具有集成存储器控制器和图形元件（graphics）的多核处理器的框图；