[发明专利]解码低密度奇偶校验码的方法、解码器及存储器系统

说明书

本公开提供了解码低密度奇偶校验码的方法、解码器及存储器系统。一种解码低密度奇偶校验(LDPC)码的方法，包括：将LDPC码的奇偶校验矩阵划分为多个子块。该方法还包括：对于多次解码迭代中的每一个，在解码调度中执行多个子块中的多个目标子块中的每个目标子块的节点操作，所述多个目标子块对应于多次解码迭代中的当前解码迭代，基于每个目标子块的节点操作的结果来估计每个目标子块的可靠性，并基于每个目标子块的可靠性来调整解码调度。

相关申请的交叉引用

本申请要求2017年11月22日提交给韩国知识产权局(KIPO)的韩国专利申请No.10-2017-0156549的优先权，其公开内容通过引用方式全部合并于此。

技术领域

与示例实施例一致的方法和装置总体而言涉及一种半导体集成电路，更具体地，涉及一种解码低密度奇偶校验(LDPC)码的方法、解码器和执行该方法的系统。

背景技术

错误校正码(ECC)或错误检查和校正是数字通信和数据存储系统中用于稳健信息传输的重要因素。低密度奇偶校验(LDPC)是最有希望的逼近香农极限的错误校正码之一，并且已经在如下的许多工业标准中考虑过，例如WLAN(802.11n)、WiMAX(802.16e)、DVB-S2、CMMB、10GBaseT(802.3an)、存储器系统等。通常利用迭代处理循环对LDPC码进行解码，以在中等复杂度的情况下获得最佳的解码性能。这种迭代处理循环被称为解码迭代。随着解码迭代的次数增加，解码吞吐量降低，并且解码延迟增加。大量计算器可以包括在LDPC解码器中以实现高的解码数据率，这导致芯片面积大，功耗高。随着无线和便携式计算装置的需求不断增长以及降低封装成本的需求不断增加，LDPC解码器的低功率芯片实现变得至关重要。

发明内容

根据示例实施例，一种解码低密度奇偶校验(LDPC)码的方法包括将LDPC码的奇偶校验矩阵划分为多个子块。该方法还包括：对于多次解码迭代中的每一次：在解码调度中执行所述多个子块中的多个目标子块中的每个目标子块的节点操作，所述多个目标子块对应于所述多次解码迭代中的当前解码迭代；基于每个目标子块的节点操作的结果来估计每个目标子块的可靠性；以及基于每个目标子块的可靠性来调整解码调度。

根据示例实施例，一种低密度奇偶校验(LDPC)解码器，其将LDPC码的奇偶校验矩阵划分为多个子块，并对多次解码迭代中的每一个执行解码操作，所述低密度奇偶校验解码器包括：变量节点处理器和校验节点处理器，其配置为在解码调度中执行所述多个子块中的多个目标子块中的每个目标子块的节点操作，所述多个目标子块对应于所述多次解码迭代中的当前解码迭代。LDPC解码器还包括：可靠性估计器，其配置为基于每个目标子块的节点操作的结果来估计每个目标子块的可靠性；以及更新管理器，其配置为基于每个目标子块的可靠性来调整所述解码调度。

根据示例实施例，一种存储器系统包括：存储器设备，其包括多个存储器单元；存储器控制器，其配置为控制所述存储器设备的操作；以及低密度奇偶校验(LDPC)解码器，其配置为：将从多个存储器单元读取的LDPC码的奇偶校验矩阵划分为多个子块；以及对多次解码迭代中的每一个执行解码操作。LDPC解码器包括：变量节点处理器和校验节点处理器，其配置为在解码调度中执行所述多个子块中的多个目标子块中的每个目标子块的节点操作，所述多个目标子块对应于所述多次解码迭代中的当前解码迭代。LDPC解码器还包括可靠性估计器，其配置为基于每个目标子块的节点操作的结果来估计每个目标子块的可靠性；以及更新管理器，其配置为基于每个目标子块的可靠性来调整所述解码调度。

附图说明

图1是示出根据示例实施例的低密度奇偶校验(LDPC)码的方法的流程图。

图2是示出根据示例实施例的LDPC解码器的框图。

图3A、图3B和图3C是用于描述用于LDPC码解码的奇偶校验矩阵(PCM)的示图。