[发明专利]一种高速串行计算机扩展总线标准接口传输方法

权利要求书

1.一种高速串行计算机扩展总线标准接口传输方法，其特征在于，用于两片数字信号处理芯片(DSP)之间，包括：

步骤1，建立传输系统；

步骤2，启动高速串行计算机总线标准(PCIE)的电源/时钟；

步骤3，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)；

步骤4，配置基地址存储器(Base Address Register)的大小；

步骤5，设置出口或入口寄存器；

步骤6，建立传输链路连接；

所述步骤1中高速串行计算机总线标准接口支持根控制器和终端两种模式，所述高速串行计算机总线标准接口支持2.5Gbps和5.0Gbps两种传输速率，所述高速串行计算机总线标准接口只能作为1个1x或2x端口使用。

2.按照权利要求1所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述两片数字信号处理芯片之间的高速串行计算机总线标准传输方法使用了根控制器和终端两种模式分别作为发送端和接收端，使用2x的通道和2.5Gbps传输速率。

3.按照权利要求1所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述传输系统包括：发送端和接收端，所述发送端和所述接收端分别有五个步骤完成配置：

步骤一，启动高速串行计算机总线标准模块的电源/时钟；

步骤二，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)；

步骤三，配置基地址存储器(Base Address Register)的大小；

步骤四，设置出口或入口寄存器；

步骤五，建立传输链路连接。

4.按照权利要求3所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述传输系统的原理为：两片数字信号处理芯片软件实现,发送端数字信号处理芯片设为DSP_RC，接收端数字信号处理芯片设为DSP_EP；

所述传输系统具有传输链路一和传输链路二，所述传输链路一为DSP_RC到DSP_EP的内存空间0x108000000；所述传输链路二为DSP_RC到DSP_EP的DDR3空间0x80000000。

5.按照权利要求2所述的高速串行计算机扩展总线标准接口传输方法，其特征在于，所述DSP_RC启动高速串行计算机总线标准模块的电源/时钟，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)，配置基地址存储器(Base Address Register)大小和起始地址，设置出口寄存器，建立传输链路连接；

所述DSP_EP启动高速串行计算机总线标准模块的电源/时钟，设置根复合体模式或者终结点模式为高速串行计算机总线标准(PCIE)的操作模式并配置串行/解串寄存器(SERDE)，配置基地址存储器(Base Address Register)大小和起始地址，设置入口寄存器，建立传输链路连接。

电源域配置寄存器包括PSC_PDCTL3、PSC_PTCMD、PSC_PTSTAT、PSC_PDSTAT3、PSC_MDSTAT10、PSC_MDCTL10；

PSC_PDCTL3的bit0置高表示电源为开；PSC_PTCMD的bit3置高表示启动电源转换；PSC_PTSTAT等待电源转换处理状态结束；PSC_PDSTAT3验证电源状态转换完毕；

PSC_MDCTL10的bit5-bit7置高表示使能时钟，bit0、bit1置高表示时钟下一状态为使能状态；PSC_MDSTAT10验证时钟状态转换完毕。