[发明专利]一种超低温下SRAM时序电路的温度自适应补偿电路

说明书

本发明涉及一种超低温下SRAM时序电路的温度自适应补偿电路，其包括：一基准源，其提供一组基准电压；一温度检测模块，其提供一随温度变化的检测电压；一与所述基准源和温度检测模块连接的多路补偿码产生模块，其将所述一组基准电压分别与检测电压比较，并相应地产生一组温度补偿码；以及一连接在所述多路补偿码产生模块和一SRAM时序电路之间的时序补偿模块，其根据所述一组温度补偿码对所述SRAM时序电路进行时序补偿。本发明通过对SRAM芯片内部容易受到温度影响的时序电路进行自适应补偿，从而使得在SRAM芯片工作温度发生变化时，电路的时序可以及时做出动态调整，进而确保超低温高速工作情况下SRAM芯片工作的稳定性。

技术领域

本发明涉及一种超低温下SRAM时序电路的温度自适应补偿电路。

背景技术

在超低温高速读写环境下，由于高速SRAM芯片自身功耗的因素，会造成芯片自身工作温度发生变化，从而影响SRAM芯片电路的访问时序，进而影响超低温高速工作情况下SRAM芯片工作的稳定性。

发明内容

为了解决上述现有技术存在的问题，本发明旨在提供一种超低温下SRAM时序电路的温度自适应补偿电路，以在SRAM芯片工作温度发生变化的情况下，使得该SRAM芯片依旧能稳定地工作在高速读写状态。

本发明所述的一种超低温下SRAM时序电路的温度自适应补偿电路，其包括：

一基准源，其用于提供一组基准电压Vref0、……、VrefN；

一温度检测模块，其用于检测一SRAM芯片内部的温度变化情况，并提供一随温度变化的检测电压Vdet；

一与所述基准源和温度检测模块连接的多路补偿码产生模块，其用于将所述一组基准电压Vref0、……、VrefN分别与检测电压Vdet比较，并相应地产生一组温度补偿码Bit[0]、……Bit[N]；以及

一连接在所述多路补偿码产生模块和所述SRAM芯片内部的一SRAM时序电路之间的时序补偿模块，其用于根据所述一组温度补偿码Bit[0]、……Bit[N]对所述SRAM时序电路进行时序补偿。

在上述的超低温下SRAM时序电路的温度自适应补偿电路中，所述时序补偿模块包括：一组分别由所述一组温度补偿码Bit[0]、……Bit[N]一一对应控制其开闭的开关S0、……、SN，且该组开关S0、……、SN的一端同时与所述SRAM时序电路连接，它们的另一端分别通过一组具有不同容值的电容C0、……、CN一一对应地连接至地。

在上述的超低温下SRAM时序电路的温度自适应补偿电路中，所述时序补偿模块包括：一组分别由所述一组温度补偿码Bit[0]、……Bit[N]一一对应控制其开闭的开关S0、……、SN，且该组开关S0、……、SN分别与一组具有不同阻值的电阻R0、……、RN一一对应地并联连接，该组电阻R0、……、RN的两端均连接至所述SRAM时序电路。

在上述的超低温下SRAM时序电路的温度自适应补偿电路中，所述多路补偿码产生模块包括：一组比较器，该组比较器的正输入端均接收所述检测电压Vdet，它们的负输入端分别接收所述一组基准电压Vref0、……、VrefN，它们的输出端对应地输出所述一组温度补偿码Bit[0]、……Bit[N]。

由于采用了上述的技术解决方案，本发明通过对SRAM芯片内部容易受到温度影响的时序电路进行自适应补偿，从而使得在SRAM芯片工作温度发生变化时，电路的时序可以及时做出动态调整，进而满足电路的性能稳定性要求，减小温度对器件性能的影响，确保超低温高速工作情况下SRAM芯片工作的稳定性。

附图说明

图1是本发明一种超低温下SRAM时序电路的温度自适应补偿电路的结构示意图；

图2是本发明中多路补偿码产生模块的内部结构示意图；

图3是本发明中时序补偿模块的一种内部结构示意图；