[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底、凸出于衬底的鳍部、以及依次位于鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于牺牲层上的沟道层，与鳍部相邻的沟道叠层为底部沟道叠层；形成横跨沟道叠层的伪栅结构，伪栅结构覆盖沟道叠层的部分顶部和部分侧壁；刻蚀伪栅结构两侧的沟道叠层，在伪栅结构两侧的沟道叠层内形成露出鳍部的凹槽；在凹槽底部形成隔离层，隔离层露出底部沟道叠层中沟道层的侧壁；形成隔离层后，在凹槽内形成源漏掺杂层。本发明实施例中隔离层能够对源漏掺杂层和鳍部起到隔离作用，而且隔离层能够增大源漏掺杂层和鳍部之间的距离，有利于降低源漏掺杂层和鳍部之间的寄生电容。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生，使晶体管的沟道漏电流增大。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及依次位于所述鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部相邻的所述沟道叠层为底部沟道叠层；形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述伪栅结构两侧的沟道叠层，在所述伪栅结构两侧的沟道叠层内形成露出所述鳍部的凹槽；在所述凹槽底部形成隔离层，所述隔离层露出所述底部沟道叠层中沟道层的侧壁；形成所述隔离层后，在所述凹槽内形成源漏掺杂层。

可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。

可选的，在所述凹槽底部形成隔离层的工艺包括原子层沉积工艺、低压化学气相沉积工艺或等离子体增强化学气相沉积工艺。

可选的，在所述凹槽底部形成隔离层的步骤包括：形成保形覆盖所述伪栅结构顶部和侧壁、以及所述凹槽底部和侧壁的隔离膜；在所述凹槽底部的隔离膜上形成保护层，所述保护层顶部与所述底部沟道叠层的沟道层底部齐平；以所述保护层为掩膜，去除所述伪栅结构顶部和侧壁的隔离膜、以及所述保护层露出的凹槽侧壁上的隔离膜，保留所述凹槽内的剩余所述隔离膜作为所述隔离层；形成所述隔离层后，去除所述保护层。

可选的，形成所述隔离膜的步骤中，所述隔离膜的厚度为5nm至100nm。

可选的，采用干法刻蚀工艺，去除所述伪栅结构顶部和侧壁的隔离膜、以及所述保护层露出的凹槽侧壁上的隔离膜。

可选的，所述保护层的材料为有机材料。

可选的，在所述凹槽底部的隔离膜上形成保护层的工艺包括旋涂工艺。

可选的，去除所述保护层的工艺为干法刻蚀工艺。