[发明专利]基于IDFT的软件锁相环实现方法及装置

说明书

本发明公开了一种基于IDFT的软件锁相环方法及装置，采样非理想三相系统的电压信号，将三相电网电压由abc静止坐标系转经clarke变换到αβ静止坐标系下，经IDFT提取电压基波正序信号，将αβ静止坐标系下的电压信号经park变换至dq同步旋转坐标系下；经PI控制器得到电压基波正序信号角频率；装置包括：采样单元、锁相环单元、闭环控制单元、正弦脉宽调制单元、驱动单元、NPC三电平逆变器。本发明方法可以在两相静止坐标系下滤除非理想电网电压信号中谐波分量、负序分量和直流分量，锁相环参数设计简单，锁相精度高。

技术领域

本发明涉及电力电子变换技术领域，特别是一种基于IDFT的软件锁相环实现方法及装置。

背景技术

在新能源应用领域中，与基准信号同步是很重要的，例如分布式发电中，连接电网的转换器通常必须与公用电网的相位和频率同步。锁相环(Phase Locked Loop—PLL)可以用于与信号同步。例如，单同步坐标系软件锁相环(Single Synchronous Reference FrameSoftware Phase Lock Loop—SSRF-PLL)是广泛使用的PLL技术，其能够检测基准信号的相角和频率。在一定条件下，SSRF-PLL可以快速而又精确的检测到基准信号的相角、基频和幅值。如果基准信号由于低次谐波而失真，可以通过减小SSRF-PLL反馈环节的带宽而抑制和消除这些谐波对输出的影响。然而在某些情况下，由于PLL的响应速度也因此会减小，所以减小PLL带宽可能是不可接受的解决方案。此外，基准信号的不平衡也会对基于SSRF-PLL方法的设计产生影响。

目前，基于双同步坐标系的解耦软件锁相环(Decoupled Double SynchronousReference Frame Software Phase Locked Loop—DDSRF-PLL)，基于双二阶广义积分器的软件锁相环(Double Second Order Generalized Integrator Software Phase LockedLoop—DSOGI-SPLL)，是基于SSRF-PLL而设计的改进锁相环，是目前应用于非理想电网最为广泛的两种软件锁相环，但这两种锁相环对低次谐波滤除效果不是很理想，如果改善锁相环对低次谐波的滤除作用，其动态响应时间将会变长。基于级联延时信号消除法的软件锁相环(Cascade Delayed Signal Cancellation Software Phase Locked Loop—CDSC-SPLL)，在SSRF-PLL锁相环基础上应用级联延时消去法滤除所有谐波分量，从而提取电压正序分量用以锁定电网基波相位和频率，但是在数字系统中信号不连续，延时信号误差不可避免，可以采用加权平均值等算法减少误差，但五级模块需要分别计算，计算量大。

发明内容

本发明的目的在于提供一种基于IDFT的软件锁相环(Inverse Discrete FourierTransform Software Phase Locked Loop—IDFT-SPLL)，在电网电压出现不平衡、谐波畸变、频率突变及相位突变等故障时，能够准确而快速的排除故障影响，重新锁定电网电压信号的相位角和角频率。

实现本发明目的技术解决方案为：一种基于IDFT的软件锁相环实现方法，具体步骤包括：

S1、采样非理想三相系统的电压信号u_a、u_b、u_c，利用clark变换将信号转换到αβ静止坐标系下的电压信号u_α、u_β；

S2、经IDFT1-SPLL检测工作电压频率值，检测步骤为：

a、u_α、u_β经IDFT1提取准电压正序信号u_α′、u_β′；