[发明专利]一种DDR3控制系统

说明书

本发明公开了本发明一种DDR3控制系统，包括DDR3控制器，所述控制器通过PHY模块连接至DDR3存储器，所述PHY模块输出串行化命令给所述DDR3存储器，所述DDR3存储器的操作命令包括ACTIVATE激活命令、READ读取命令、WRITE写入命令、NOP空操作命令、PRECHARGE预充电命令和REFRESH刷新命令，其中，如图1中虚线框所示，所述DDR3控制器包括命令仲裁模块、命令解析模块以及PHY接口模块，所述命令仲裁模块用于仲裁用户读写DDR3存储器的请求以及定时刷新DDR3的请求，并生成新的命令，所述命令解析模块接收所述命令仲裁模块输出的命令，所述命令解析模块计算出当前执行命令的种类以及对应时标并按时标方式组织形成执行命令，所述PHY接口将所述执行命令适配成PHY模块需要的命令形式。确保工作的可靠节约资源。

技术领域

本发明涉及芯片存储设计技术领域，特别是一种DDR3控制系统。

背景技术

随着半导体技术的发展，存储器技术也得到飞速发展，其中DDR3内存颗粒以其大容量、高速、运行稳定等优点成为目前存储器的主流。DDR3内存颗粒增加了许多新的技术。例如：引入飞跃(FLY_BY)的拓扑结构，提高信号的完整性；提供写入均衡(Write Leveling)和读取均衡(Read Leveling)机制，用以补偿FLY_BY结构带来的数据、时钟信号和选通信号之间的偏斜；增加ZQ校准引脚校准片内终结电阻(ODT)和输出驱动器。

DDR3控制器主要完成对DDR3内存颗粒的数据读写，包括DDR3控制器和DDR3物理层(PHY)两部分。通常采用基于FPGA的DDR3控制器进行，但是在此过程中，软核实现时使用LUT逻辑资源较多。

发明内容

本发明所要达到的目的就是提供一种DDR3控制系统，确保工作的可靠稳定性，又易于满足逻辑电路的时序约束要求，节约资源。

为了达到上述目的，本发明采用如下技术方案：一种DDR3控制系统，包括DDR3控制器，所述控制器通过PHY模块连接至DDR3存储器，所述PHY模块输出串行化命令给所述DDR3存储器，所述DDR3存储器的操作命令包括ACTIVATE激活命令、READ读取命令、WRITE写入命令、NOP空操作命令、PRECHARGE预充电命令和REFRESH刷新命令，其中，所述DDR3控制器包括命令仲裁模块、命令解析模块以及PHY接口模块，所述命令仲裁模块用于仲裁用户读写DDR3存储器的请求以及定时刷新DDR3的请求，并生成新的命令，所述命令解析模块接收所述命令仲裁模块输出的命令，所述命令解析模块计算出当前执行命令的种类以及对应时标并按时标方式组织形成执行命令，所述PHY接口将所述执行命令适配成PHY模块需要的命令形式。

进一步的，所述命令仲裁模块生成新的命令中包括4比特的指示信号，所述4比特的指示信号为ACT指示信号、PRE指示信号、REF指示信号以及R/W指示信号。

进一步的，ACT指示信号为1，表示当前读写命令含有ACTIVATE激活命令，否则，REF指示信号为1，表示当前命令为REFRESH刷新命令，否则当前命令为不含ACTIVATE激活命令的读写命令，PRE指示信号用于指示当前的读写命令是否需要带AUTO-PRECHARGE，R/W指示信号指示高读低写。

进一步的，所述指示信号产生的规则为：ACT指示信号：当前命令为REFRESH刷新命令或者当前读写命令带有AUTO-PRECHARGE时，下一个读写命令必须带有激活命令，即下一个读写命令中ACT指示信号置高；PRE指示信号：当前命令为刷新命令或者下一个读写命令非同一BANK存储的同一行或者后续没有读写命令，则PRE指示信号置高；REF指示信号：当前仲裁的是刷新命令请求时，则REF指示信号置高；R/W指示信号：直接使用当前命令的读写指示。

进一步的，所述命令仲裁模块生成新的命令中还包括ADDR_DATA、BANK、ROW和COL信号，ADDR_DATA表示写入DDR3存储器的数据的读地址，BANK、ROW和COL为DDR3存储器的地址。