[发明专利]一种倍压源电路、电荷泵电路及电子设备

说明书

本申请公开了一种倍压源电路、电荷泵电路及电子设备，其中，所述倍压源电路采用P型晶体管作为电压的传递晶体管，而P型晶体管以N阱为基底，并且N阱可以连接任何高于地的电位，因此P型晶体管的基底可以直接与P型晶体管的源极连接，避免了现有CMOS型倍压源由于起到电压传递功能的N型晶体管的源极电压高于衬底电压而导致的体效应，提升了晶体管传递电压的效率，从而提升了倍压源电路的整体效率；并且通过给P型晶体管栅极设计合适的动态偏置电路，基于两相非交叠时钟有序控制第一晶体管、第二晶体管、第三晶体管和第四晶体管的开和关，所述倍压源电路可有效避免经典CMOS型倍压源电路开关瞬间出现的电流回流问题。

技术领域

本申请涉及电路设计技术领域，更具体地说，涉及一种倍压源电路、电荷泵电路及电子设备。

背景技术

倍压源电路是指对输入电压进行放大的电路，一般情况下，倍压源电路的放大倍数为2，即例如倍压源电路的输入电压为VDD，则经过倍压源电路处理后的输出电压则为2VDD。

倍压源电路被广泛应用于闪存(Flash)、动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)和液晶显示器的驱动电路等各类电子设备的芯片中。倍压源电路的效率直接影响着应用倍压源电路的芯片的总体功耗，现有的倍压源电路中，由于传递电压的晶体管与制备倍压源电路的晶圆之间的掺杂类型不同，导致晶体管的基底只能接地，从而使得晶体管的源极电压大于基底电压，因此导致了严重的体效应，降低了这些晶体管传递电压的效率，进而降低了倍压源电路的整体效率。

发明内容

为解决上述技术问题，本申请提供了一种倍压源电路、电荷泵电路及电子设备，以实现提升倍压源电路的效率的目的。

为实现上述技术目的，本申请实施例提供了如下技术方案：

一种倍压源电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第二电容、第一选择偏置模块、第二选择偏置模块、第一时钟模块和第二时钟模块；其中，

所述第一时钟模块包括第一时钟输出端和第二时钟输出端，所述第一时钟输出端用于输出第一时钟信号，所述第二时钟输出端用于输出第二时钟信号；

所述第二时钟模块包括第三时钟输出端和第四时钟输出端，所述第三时钟输出端用于输出第三时钟信号，所述第四时钟输出端用于输出第四时钟信号，所述第一时钟信号和第二时钟信号的时序相反，所述第三时钟信号和第四时钟信号的时序相反，所述第一时钟信号和第三时钟信号的时序相反；

所述第一选择偏置模块包括第一输入端、第一输出端和第二输出端，所述第一输入端与所述第一时钟输出端连接，所述第一输出端与所述第一晶体管的栅极连接，所述第二输出端与所述第一晶体管的源极以及所述第一电容的一端连接，所述第一电容远离所述第二输出端的一端与所述第二时钟输出端连接；

所述第一晶体管的漏极连接第一电源输入端；

所述第一选择偏置模块用于在所述第一时钟信号为高电平，所述第二时钟信号为低电平时，导通所述第一晶体管；在所述第一时钟信号为低电平，所述第二时钟信号为高电平时，关断所述第一晶体管；

所述第二选择偏置模块包括第二输入端、第三输出端和第四输出端，所述第二输入端与所述第三时钟输出端连接，所述第三输出端与所述第二晶体管的栅极连接，所述第四输出端与所述第二晶体管的源极以及所述第二电容的一端连接，所述第二电容远离所述第四输出端的一端与所述第四时钟输出端连接；

所述第二晶体管的漏极连接第二电源输入端；

所述第二选择偏置模块用于在所述第三时钟信号为高电平，所述第四时钟信号为低电平时，导通所述第二晶体管；在所述第三时钟信号为低电平，所述第四时钟信号为高电平时，关断所述第二晶体管；