[发明专利]一种减少电压差的存储器字线选择电路及芯片和存储器

说明书

本发明公开了一种减少电压差的存储器字线选择电路及芯片和存储器，包括三个P型mos管和三个N型mos管，所述三个P型mos管分别为MP0、MP1和MP2，所述三个N型mos管分别为MN0、MN1和MN2，所述MP0的漏极和MP1和漏极均连接到所述MP2的源极，所述MN0的漏极和MN1和漏极均连接到所述MN2的源极，所述MP2的漏极和MN2的漏极连接并引出字线信号输出端WL，所述MP2的栅极和MN2的栅极分别作为字线控制输入端PVmid和NVmind。本发明能够有效降低电路中的MOS管的电压差，保护MOS管，从而提高电路可靠性和耐久性。

技术领域

本发明涉及一种存储器的字线线路，特别是一种减少电压差的存储器字线选择电路及芯片和存储器。

背景技术

在存储器电路中，字线选择电路的输出电压可以为正压，也可以为负压，而传统的字线选择电路的输出电压范围比较宽，正负压之间相差较大，在字线信号输出端(WordLine，简称WL)切换电压的时候容易对电路中的MOS管造成影响，降低电路的可靠性和耐久性。

发明内容

为解决上述问题，本发明提供了一种减少电压差的存储器字线选择电路，能够有效降低电路中的MOS管的电压差，保护MOS管，从而提高电路可靠性和耐久性。

本发明解决其问题所采用的技术方案是：

一种减少电压差的存储器字线选择电路，包括三个P型mos管和三个N型mos管，所述三个P型mos管分别为MP0、MP1和MP2，所述三个N型mos管分别为MN0、MN1和MN2，所述MP0的漏极和MP1和漏极均连接到所述MP2的源极，所述MN0的漏极和MN1和漏极均连接到所述MN2的源极，所述MP2的漏极和MN2的漏极连接并引出字线信号输出端WL，所述MP2的栅极和MN2的栅极分别作为字线控制输入端PVmid和NVmind。

进一步，所述字线控制输入端PVmid保持接地电压GND，所述字线控制输入端NVmid保持低位负电压Vnn＿L。

进一步，所述MP0的源极和MP1的源极的控制电压为高电压HV或接地电压GND，所述MN0的源极和MN1的源极的控制电压为负电压Vnn或低位负电压Vnn＿L。

一种存储器芯片，包括有上述的一种减少电压差的存储器字线选择电路。

一种存储器，设置有至少一个存储器芯片，包括有上述的一种减少电压差的存储器字线选择电路。

本发明的有益效果是：本发明三个P型mos管和三个N型mos管分别连接在字线选择电路的两侧上，分别输出正电压和负电压实现字线电压的切换，所述字线信号输出端在输出正电压的时候，所述MP0和MP1选一导通，N型mos管一侧截止，在输出负电压的时候，所述MN0和MN1选一导通，P型mos管一侧截止，因此对于电路中6个mos管而言，各自的漏极电压与栅极电压之间的电压差，能够人为控制，从而能够降低MOS管的电压差，从而提高电路可靠性和耐久性。

附图说明

下面结合附图和实施例对本发明作进一步说明。

图1是本发明的字线选择电路图；

图2是本发明字线信号输出端输出高电压的电压标示图；

图3是本发明字线信号输出端输出高电压的另一个电压标示图；

图4是本发明字线信号输出端输出负电压的电压标示图；

图5是本发明字线信号输出端输出负电压的另一个电压标示图。

具体实施方式