[发明专利]存储器及存储器的功能测试方法

权利要求书

1.一种存储器，其特征在于，包括：

存储体，所述存储体包括N个独立存储块，N为大于1的整数；

与所述存储体连接的行列地址译码器；

通过N条数据通路分别与所述N个独立存储块连接的读写控制器；

具有第一、第二端口的模式选择器，所述模式选择器与所述读写控制器连接，用于选通该存储器的第一、第二模式的工作状态；以及，

与所述第一端口连接的块选择器，所述块选择器用于在第一模式下，对所述N个独立存储块的地址选择；

在所述模式选择器向所述读写控制器输出表示第一模式的信号时，所述读写控制器对所述块选择器选择的一个独立存储块读写数据；在所述模式选择器向所述读写控制器输出表示第二模式的信号时，所述读写控制器对所述N个独立存储块同时读写数据。

2.根据权利要求1所述的存储器，其特征在于，所述存储器是单口存储器，包括1个读写控制器。

3.根据权利要求1所述的存储器，其特征在于，所述存储器是双口存储器，包括2个读写控制器。

4.根据权利要求1所述的存储器，其特征在于，在第一模式下，所述行列地址译码器一次只选通一个存储单元；在第二模式下，所述行列地址译码器一次同时选通N个独立存储块的相同地址下的存储单元。

5.根据权利要求1所述的存储器，其特征在于，所述读写控制器还包括读控制端口，写控制端口，输入控制端口，输出控制端口，写控制电路和读控制电路。

6.根据权利要求5所述的存储器，其特征在于，所述写控制电路进一步包括：包含N个多路选择器的地址选通单元，所述地址选通单元与所述N个独立存储块连接；包含N个多路选择器的数据输入单元，所述数据输入单元与所述N个独立存储块连接；

所述读控制电路进一步包括：包含N个多路选择器的地址选通单元，所述地址选通单元与所述N个独立存储块连接；包含2个多路选择器的数据输出单元，所述数据输出单元与所述N个独立存储块连接。

7.根据权利要求1-6任意一项所述的存储器，其特征在于，所述存储体的单元数M＝存储块数N*每个存储块的单元数K。

8.根据权利要求1所述的存储器，其特征在于，所述存储体包括2^B个独立存储块,其中B为大于1的整数。

9.一种存储器的功能测试方法，其特征在于，

选通所述第一端口，采用地址取反算法对所述存储体的M个存储单元进行地址译码,读写放大，存储阵列的故障测试；

选通所述第二端口，采用March改善型算法对所述存储体的N个独立的存储块同时并行地进行地址译码，耦合干扰，读写放大，存储阵列的故障测试；

其中，所述存储器是权利要求3-8中任意一项所述的存储器，此存储器为双口存储器。

10.根据权利要求9所述的方法，其特征在于，所述March改善型算法包括以下步骤：

地址从高到低，写全0到所有存储器单元；

地址从高到低，读双口为0，写第一口为1；

地址从低到高，读第一口为1，写第一口为0，读第一口为0，写第一口为1；同时进行，第二口读当前地址单元为1，读当前列地址+1的内容为1，读当前地址为0,读当前列地址–1的内容为0；

地址从低到高，读第一口为1，写第一口为0，读第一口为0，写第一口为1；同时进行，地址从低到高，第二口读当前地址为1，读当前行地址+1的内容为1，读当前地址为0，读当前行地址–1的内容为0；

地址从低到高，读双口为1，写第一口为0；

地址从高到低，读第二口为0，写第二口为1，读第二口为1，写第二口为0；同时进行，地址从高到低，第一口读当前地址为0，读当前列地址+1的内容为0，读当前地址为1，读当前列地址-1的内容为1；

地址从高到低，读第二口为0，写第二口为1，读第二口为1，写第二口为0；同时进行，第一口读当前地址为0，读当前行地址+1的内容为0，读当前地址为1，读当前行地址-1的内容为1；

其中，所述第一口和第二口分别为此双口存储器进行读写操作的两个端口。