[发明专利]用于矩阵操作的系统、方法和装置在审
| 申请号： | 201811443596.7 | 申请日： | 2018-11-29 |
| 公开（公告）号： | CN109992243A | 公开（公告）日： | 2019-07-09 |
| 发明（设计）人： | R.萨德;S.鲁巴诺维奇;A.格拉德斯坦;Z.斯珀伯;A.海内克;R.瓦伦丁;M.J.查尼;B.托尔;J.科巴尔;E.奥尔德-艾哈迈德-瓦尔;M.阿德尔曼 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F7/544 | 分类号： | G06F7/544 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 高苇娟;申屠伟进 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | |||
| 搜索关键词： | 存储器地址 方法和装置 解码 矩阵操作 指令 矩阵 配置信息存储 解码电路 数据结构 操作码 贮存器 二维 区块 字段 电路 | ||
提供了用于矩阵操作的系统、方法和装置。本文中详述的实施例涉及矩阵（区块）操作。例如，解码电路要解码具有用于操作码和存储器地址的字段的指令，并且执行电路要执行所解码的指令以将关于用于二维数据结构的贮存器的使用的配置信息存储在所述存储器地址处。
技术领域
本发明的领域一般涉及计算机处理器架构，并且更具体地涉及矩阵操纵。
背景技术
矩阵在诸如机器学习和其他批量数据处理之类的许多计算任务中越来越重要。
附图说明
通过示例而非限制的方式在附图的各图中例示本发明，其中相同的附图标记指示相似的元素，并且其中：
图1A和1B例示了经配置的区块（tile）的实施例；
图2例示了矩阵存储的几个示例；
图3例示了利用矩阵（区块）操作加速器的系统的实施例；
图4和图5示出了如何使用矩阵操作加速器来共享存储器的不同实施例；
图6例示了使用区块的矩阵乘法累加操作（“TMMA”）的实施例；
图7例示了链式融合乘法累加指令的迭代的执行的子集的实施例；
图8例示了链式融合乘法累加指令的迭代的执行的子集的实施例；
图9例示了链式融合乘法累加指令的迭代的执行的子集的实施例；
图10例示了链式融合乘法累加指令的迭代的执行的子集的实施例；
图11例示了根据实施例的大小为2的乘方的（power-of-two sized）SIMD实施方式，其中累加器使用大于到乘法器的输入的输入大小；
图12例示了利用矩阵操作电路的系统的实施例；
图13例示了支持使用区块的矩阵操作的处理器核流水线（pipeline）的实施例；
图14例示了支持使用区块的矩阵操作的处理器核流水线的实施例；
图15例示了以行优先格式和列优先格式表示的矩阵的示例；
图16例示了矩阵（区块）的使用的示例；
图17例示了矩阵（区块）的使用方法的实施例；
图18例示了STTILECFG指令的示例性执行；
图19例示了要支持的矩阵（区块）的描述的实施例；
图20（A）-（D）例示了（一个或多个）寄存器的示例；
图21例示了处理器为了处理STTILECFG指令所执行的方法的实施例；
图22例示了使用存储器寻址的STTILECFG指令的执行的更详细描述；
图23例示了用于STTILECFG指令的执行的示例性伪代码；
图24（A）-（C）例示了示例性指令格式；
图25是根据本发明的一个实施例的寄存器架构的框图；
图26A-B例示了有序流水线和有序核；
图27A-B例示了更具体的示例性有序核架构的框图，该核将是芯片中的（包括相同类型和/或不同类型的其他核的）若干逻辑块中的一个；
图28是根据本发明实施例的处理器2800的框图，处理器2800可以具有不止一个核，可以具有集成存储器控制器，并且可以具有集成图形装置；
图29-32是示例性计算机架构的框图；以及
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