[发明专利]桥接器中枢拼接架构在审
申请号: | 201811444489.6 | 申请日: | 2018-11-29 |
公开(公告)号: | CN109994435A | 公开(公告)日: | 2019-07-09 |
发明(设计)人: | A.P.科林斯;D.A.劳拉恩;W.戈梅斯;R.V.马哈詹;S.沙兰 | 申请(专利权)人: | 英特尔公司 |
主分类号: | H01L23/31 | 分类号: | H01L23/31;H01L23/535;H01L21/48;H01L21/56 |
代理公司: | 中国专利代理(香港)有限公司 72001 | 代理人: | 姜冰;刘春元 |
地址: | 美国加利*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 半导体管芯 多管芯 互连桥 接器 第二区域 第一区域 耦合到 半导体 电容器 无源电子组件 占用 半导体封装 导体 方式集成 无源装置 耦合 导电地 电感器 电阻器 可通信 桥接器 半层 小管 拼接 中枢 嵌入 架构 部署 | ||
1.一种半导体封装,包括:
具有通过某个厚度所分隔的第一表面和横向相对的第二表面的半导体封装衬底;
耦合到所述半导体封装衬底的至少三个半导体管芯;
其中所述至少三个半导体管芯中的最小管芯占用所述半导体封装衬底的所述第一表面上的第一物理区域;以及
多管芯互连桥接器,所述多管芯互连桥接器包含部署在所述半导体封装衬底的所述第一表面附近并且占用所述半导体封装衬底的所述第一表面的第二物理区域的一个或多个导电构件;
其中所述多管芯互连桥接器将所述至少三个半导体管芯的每个导电地耦合到其余所述至少三个半导体管芯的每个;以及
其中被所述多管芯互连桥接器所占用的所述第二物理区域小于所述至少三个半导体管芯中的最小管芯的所述第一物理区域。
2.如权利要求1所述的半导体封装,其中被包含在所述多管芯互连桥接器中的所述一个或多个导电构件导电地耦合所述至少三个半导体管芯而未通过被包含在至少三个硅管芯中的任何中间半导体管芯。
3.如权利要求1所述的半导体封装,其中所述多管芯互连桥接器限定所述至少三个半导体管芯的每个与其余所述至少三个半导体管芯之间的最短距离。
4.如权利要求1所述的半导体封装,其中所述多管芯互连桥接器包括以下项中的至少一项:至少部分嵌入所述半导体封装衬底的所述第一表面中的硅管芯、和与所述半导体封装衬底被一体形成的硅桥接器。
5.如权利要求1到4中任一项所述的半导体封装,进一步包括可通信地耦合到所述多管芯互连桥接器的有源管芯。
6.如权利要求5所述的半导体封装,其中所述有源管芯包括以下项中的至少一项:控制电路系统或转发器电路系统。
7. 一种半导体封装制作方法,包括:
部署多管芯互连桥接器,所述多管芯互连桥接器包含半导体封装衬底的第一表面附近的多个导电构件,所述多管芯互连桥接器占用所述半导体封装衬底的所述第一表面的第一物理区域;以及
将至少三个半导体管芯的每个导电地耦合到所述多管芯互连桥接器,使得所述多个导电构件将所述至少三个半导体管芯的每个导电地耦合到其余所述至少三个半导体管芯;
其中所述至少三个半导体管芯中的最小管芯占用所述半导体封装衬底的所述第一表面上的第二物理区域;以及
其中被所述多管芯互连桥接器所占用的所述第一物理区域小于所述至少三个半导体管芯中的最小管芯的所述第二物理区域。
8.如权利要求7所述的方法,其中形成包含半导体封装衬底的第一表面附近的多个导电构件的多管芯互连桥接器进一步包括:
形成包含半导体封装衬底的第一表面附近的多个导电构件的多管芯互连桥接器,使得被包含在所述多管芯互连桥接器中的所述多个导电构件导电地耦合所述至少三个半导体管芯而未通过被包含在所述至少三个硅管芯中的任何中间半导体管芯。
9.如权利要求7所述的方法,其中将至少三个半导体管芯的每个导电地耦合到所述多管芯互连桥接器进一步包括:
将至少三个半导体管芯的每个导电地耦合到限定所述至少三个半导体管芯的每个与其余所述至少三个半导体管芯之间的最短距离的所述多管芯互连桥接器。
10. 如权利要求7所述的方法,其中部署包含半导体封装衬底的第一表面附近的多个导电构件的多管芯互连桥接器包括以下操作中的至少一个:
在所述半导体封装衬底的所述第一表面中至少部分嵌入硅管芯以提供所述多管芯互连桥接器;以及
在所述半导体封装衬底的厚度中形成一体式硅桥接器。
11.如权利要求7至10中任一项所述的方法,进一步包括:
将至少一个有源半导体管芯导电地耦合到所述多管芯互连桥接器。
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