[发明专利]乘法器、数据处理方法、芯片及电子设备

说明书

本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：编码电路，畸形华莱士树组电路和累加电路，所述编码电路的输出端与所述畸形华莱士树组电路的输入端连接，所述畸形华莱士树组电路的输出端与所述累加电路的输入端连接，该乘法器能够在完全保证乘法器运算准确性的前提下，去除处理0数值，有效降低了乘法器的功耗。

技术领域

本发明涉及计算机技术领域，特别是涉及一种乘法器、数据处理方法、芯片及电子设备。

背景技术

随着数字电子技术的不断发展，各类人工智能(Artificial Intelligence，AI)芯片的快速发展对于高性能数字乘法器的要求也越来越高。神经网络算法作为智能芯片广泛应用的算法之一，通过乘法器进行乘法运算在神经网络算法中是一种常见的操作。

目前，乘法器是采用布斯算法求取部分积，通过华莱士树进行部分积的压缩，用一个加法器进行对压缩结果进行累计并输出最终的结果。

但是，传统技术在进行消除部分积的符号位扩展以及消除取反加一操作后，在使用华莱士树进行部分积压缩时，即使部分积的符号位和后面对应取反加一的数据位均为0，仍需要进行信号翻转，导致乘法器产生较多功耗。

发明内容

基于此，有必要针对上述技术问题，提供一种乘法器、数据处理方法、芯片及电子设备。

本发明实施例提供一种乘法器，所述乘法器包括：编码电路，畸形华莱士树组电路和累加电路，所述编码电路的输出端与所述畸形华莱士树组电路的输入端连接，所述畸形华莱士树组电路的输出端与所述累加电路的输入端连接；

其中，所述编码电路用于对接收到的数据进行编码处理得到目标编码的部分积，所述畸形华莱士树组电路用于对目标编码的所述部分积进行累加处理，所述累加电路用于对接收到的输入数据进行累加处理。

在其中一个实施例中，所述编码电路包括：布斯编码子电路和部分积获取子电路，所述布斯编码子电路的输出端与所述部分积获取子电路的输入端连接；其中，所述布斯编码子电路用于对接收到的数据进行布斯编码处理得到编码信号，所述部分积获取子电路用于根据所述编码信号得到原始部分积，并对所述原始部分积进行优化处理，得到目标编码的所述部分积。

在其中一个实施例中，所述布斯编码子电路包括：数据输入端口和编码信号输出端口，所述数据输入端口用于接收进行布斯编码处理的数据，所述编码信号输出端口用于输出对接收到的所述数据进行布斯编码处理后得到的编码信号。

在其中一个实施例中，所述部分积获取子电路包括：修正符号位扩展单元和修正取反单元，所述修正符号位扩展单元用于对所述原始部分积进行消除符号位扩展处理，得到消除符号位扩展后的部分积，所述修正取反单元用于对所述原始部分积进行消除取反后加一位处理，得到加一位数值。

在其中一个实施例中，所述畸形华莱士树组电路包括：畸形华莱士树子电路，多个所述畸形华莱士树子电路用于对目标编码的所述部分积进行修正累加处理。

在其中一个实施例中，所述累加电路，该累加电路包括：加法器，所述加法器用于对接收到的两个同位宽数据进行加法运算。

在其中一个实施例中，所述加法器包括：进位输出信号输入端口，和位输出信号输入端口和结果输出端口，所述进位输出信号输入端口用于接收进位输出信号，所述和位输出信号输入端口用于接收和位输出信号，所述结果输出端口用于输出进位输出信号与和位输出信号进行累加处理的结果。

本实施例提供的一种乘法器，通过编码电路对接收到的数据进行编码处理得到目标编码的部分积，畸形华莱士树组电路可以对目标编码的部分积进行累加处理，并通过累加电路对畸形华莱士树组电路得到的累加结果进行再次累加处理，得到最终的运算结果，该乘法器能够在完全保证乘法器运算准确性的前提下，去除处理0数值，有效降低了乘法器的功耗。

本发明实施例提供一种数据处理方法，所述方法包括：