[发明专利]一种电力电子半导体芯片终端结构及其制造方法

说明书

本发明涉及电力电子技术领域，具体为一种电力电子半导体芯片终端结构及其制造方法。其结构包括N‑漂移区、重掺杂的P+场限环、浮空沟槽、金属导电层、多晶场板与场氧化层以及阻挡保护层。所述N‑漂移区的表面下方设有环宽周期性递减，环间距周期性递增的重掺杂的P+场限环。本发明将重掺杂的P+场限环中的重掺杂区域通过沟槽挖去并和场板结合起来，形成类似于横向变掺杂技术与场板技术相结合的终端结构以便降低注入工艺实现的难度，并且相对于传统终端可以利用较短的终端长度获得相同的耐压。无需改变现有工艺顺序，与现有工艺完全相兼容。

技术领域

本发明涉及一种电力电子半导体芯片终端结构及其制造方法。

背景技术

电力电子器件的设计制造中，通常将终端结构放置在器件边缘，使得器件在承受高电压的时平滑器件内部电场，从而让器件承受更高的电压。但终端结构对器件的导通压降和关断时间并没有贡献，因此终端需要在满足器件设计要求耐压的同时，面积越小越好。传统的电力电子器件的终端通常为场限环+场板结构，其中场板能够保护芯片的终端不被外界污染，场限环平滑器件内部电场，但该终端确定在与面积较大。

另外，相对于传统的场限环+场板的终端结构，利用结终端扩展(JTE)理论，可以在平面P+主结边缘通过离子注入形成轻掺杂的P型区域，而调整P型区域的摻杂剂量(一般为轻掺杂)，可以精确控制P型区域内的电荷，从而使终端表面的电场分布较为均匀，实现理论上的平面结的耐压，并且这样的终端结构面积最小。实际操纵上还有一个比较巧妙地来提高JTE终端结构性能的方法是采用横向变摻杂技术(VLD)，即精确的设计掩膜版上注入窗口的宽度与间隔来在一次注入中通过杂质的横向扩散来实现横向的一个变化的杂质分布来使得表面电场分布更为均匀，同时相对于JTE终端结构，终端面积也没有增大。但这两种结构相对于传统结构的弊端在于轻掺杂的P型区域对于剂量注入的大小要求非常苛刻，加大了工艺实现上的难度，同时抗污染能力比较差。

总结各种终端结构设计上的问题，可以归纳为：

JTE终端结构面积较小，但对注入剂量大小要求比较精确，工艺实现难度较高，而传统终端面积过大，虽然工艺实现简单。所以亟需将各种终端设计上的优点结合起来来设计出一种工艺实现简单，同时面积较小的终端。

发明内容

为解决上述技术问题，本发明提供了一种电力电子半导体芯片终端结构及其制造方法。

本发明通过以下技术方案得以实现。

本发明提供的一种新的沟槽式的半导体器件终端，其特征包括：N-漂移区、浮空沟槽、终端主结、重掺杂的P+场限环、金属导电层、多晶场板与场氧化层以及阻挡保护层。所述N-漂移区的表面上方设有环宽递减，环间距递增的重掺杂的P+场限环；所述重掺杂的P+场限环表面则有浮空沟槽；所述金属导电层则位于终端主结的上方；所述多晶场板位于场氧化层的上方，并与金属导电层相连；所述保护阻挡层位于金属导电层、多晶场板、浮空沟槽的表面。其特点在于使用沟槽技术，将重掺杂P+场限环的上方的高浓度区域挖掉，留下低浓度区域在浮空沟槽的下方，增加器件的耐压，并在此基础上采用场板技术保护终端不受外界污染。

其工艺顺序为：

A.在N-漂移区衬底110的表面上，用热氧化、LPCVD或PECVD的方法生长场氧化层140；

B.通过光刻、干法刻蚀对场氧化层140进行刻蚀，形成注入窗口区；

C.在窗口区中注入小剂量的B等P型杂质，进行退火、推阱处理，形成重掺杂的P+场限环120与终端主结170，其结深在1-15μm范围之间；

D.在终端结构表面通过光刻、干法刻蚀出浮空沟槽130，再用LPCVD或PECVD的方法，沉积硅的氮化物或者氧化物；

E.在终端结构表面通过LPCVD或PECVD的方法，沉积多晶，再通过干法刻蚀形成窗口与多晶场板；