[发明专利]高压半导体装置及其制造方法在审

专利信息
申请号: 201811453965.0 申请日: 2018-11-30
公开(公告)号: CN110783402A 公开(公告)日: 2020-02-11
发明(设计)人: 许健;韦维克;陈柏安;谢克·麦斯坦巴雪;戴许曼·普佳·瑞凡卓;巴提·莫尼卡;席德·内亚兹·依曼 申请(专利权)人: 新唐科技股份有限公司
主分类号: H01L29/78 分类号: H01L29/78;H01L29/06;H01L29/08;H01L21/336
代理公司: 11127 北京三友知识产权代理有限公司 代理人: 王涛;任默闻
地址: 中国台湾新竹*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 埋层 半导体基底 第一导电类型 导电类型 高压阱 高压半导体装置 外延层 漏极区 源极区 延伸 制造
【说明书】:

发明提供一种高压半导体装置及其制造方法。该高压半导体装置包含半导体基底,具有第一导电类型,第一高压阱设置于半导体基底内且具有与第一导电类型相反的第二导电类型,第一埋层设置于第一高压阱上且具有第一导电类型,第二埋层和第三埋层设置于第一高压阱上且具有第二导电类型,其中第一埋层位于第二埋层与第三埋层之间,外延层设置于半导体基底上,其中第一埋层、第二埋层和第三埋层自半导体基底延伸至外延层内,以及源极区和漏极区设置于第一埋层上且具有第二导电类型。

技术领域

本发明是关于半导体装置,特别是关于高压半导体装置及其制造方法。

背景技术

高压半导体装置技术适用于高电压与高功率的集成电路领域。传统高压半导体装置,例如垂直式扩散金属氧化物半导体(vertically diffused metal oxidesemiconductor,VDMOS)晶体管及水平扩散金属氧化物半导体(laterally diffused metaloxide semiconductor,LDMOS)晶体管,主要用于18V以上的元件应用领域。高压装置技术的优点在于符合成本效益,且易相容于其它工艺,已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。

虽然现存的高压半导体装置已逐步满足它们既定的用途,但它们仍未在各方面皆彻底的符合要求。举例来说,若要将原已使用于低压装置的元件结构与功能应用在高压装置中,元件需要重新设计且其占用面积增加,无法符合目前高压半导体装置微型化且高击穿电压及低导通电阻的需求。因此,关于高压半导体装置和制造技术仍有一些问题需要克服。

发明内容

本发明提供了高压半导体装置的实施例,特别是水平扩散金属氧化物半导体(LDMOS)晶体管的实施例。在本发明的一些实施例中,在半导体基底内设置第一高压阱,半导体基底具有第一导电类型,且第一高压阱具有与第一导电类型相反的第二导电类型。在第一高压阱上设置第一埋层、第二埋层和第三埋层,第一埋层位于第二埋层与第三埋层之间,且第一埋层具有第一导电类型,第二埋层和第三埋层具有第二导电类型。此外,在第一埋层上设置具有第二导电类型的第二高压阱,且在第二高压阱内设置具有第二导电类型的源极区和漏极区。

通过将第一高压阱延伸至第二埋层和第三埋层下方,可在第一高压阱上形成与半导体基底完全隔离(fully isolated)且具有高击穿电压的半导体装置。再者,通过在第一高压阱与第二高压阱之间设置第一埋层,可在利用第一高压阱使得半导体装置可耐受高电压的前提下提供半导体装置本身运作所需的电压。拥有高击穿电压的水平扩散金属氧化物半导体晶体管可被广泛地应用于电位转换器(level shifter)及高压集成电路(highvoltage integrated circuit,HVIC)芯片中。此外,由于源极区和漏极区皆设置在第二高压阱内,可降低半导体装置的导通电阻(on resistance,Ron),进而提高水平扩散金属氧化物半导体晶体管的导通电流。

根据一些实施例,提供高压半导体装置。高压半导体装置包含半导体基底,具有第一导电类型,以及第一高压阱,设置于半导体基底内且具有与第一导电类型相反的第二导电类型。高压半导体装置也包含第一埋层,设置于第一高压阱上且具有第一导电类型,以及第二埋层和第三埋层,设置于第一高压阱上且具有第二导电类型,其中第一埋层位于第二埋层与第三埋层之间。高压半导体装置更包含外延层,设置于半导体基底上,其中第一埋层、第二埋层和第三埋层自半导体基底延伸至外延层内,以及源极区和漏极区,设置于第一埋层上且具有第二导电类型。

根据一些实施例,提供高压半导体装置。高压半导体装置包含半导体基底,具有第一导电类型,以及第一高压阱,设置于半导体基底内且具有与第一导电类型相反的第二导电类型。高压半导体装置也包含第一埋层,设置于第一高压阱上且具有第一导电类型,以及第二高压阱,设置于第一埋层上且具有第二导电类型。高压半导体装置更包含外延层,设置于半导体基底上,其中第一埋层的一部分和第二高压阱位于外延层内,以及源极区和第一漏极区,设置于第二高压阱内且具有第二导电类型。

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