[发明专利]在通道测试期间在多通道链路中的串扰生成

说明书

计算设备的端口包括多个接收器‑发送器对，并且接收器‑发送器对中的每个接收器‑发送器对包括相应的接收器和相应的发送器。设备还包括状态机逻辑，其检测由接收器‑发送器对中的特定接收器‑发送器对在特定通道上从测试器设备接收到的训练序列。训练序列包括用于指示测试器设备对特定接收器‑发送器对进行的测试的值。特定接收器‑发送器对与测试相关联地进入第一链路状态；并且端口的一个或多个其他接收器‑发送器对与测试相关联地进入不同于第一链路状态的第二链路状态以使在测试期间在特定通道上生成串扰。

相关申请

本申请要求于2018年1月8日提交的美国临时专利申请第62/614,874号的优先权的权益，其公开内容通过引用整体并入本文。

技术领域

本公开涉及计算系统，并且特别地(但非排他性地)涉及用于点对点互连的测试系统。

背景技术

半导体处理和逻辑设计方面的进步已经允许增加可能存在于集成电路设备上的逻辑的量。作为必然结果，计算机系统配置已经从系统中的单个或多个集成电路演进到在个体集成电路上存在多个核心、多个硬件线程和多个逻辑处理器，以及集成在这种处理器内的其他接口。处理器或集成电路典型地包括单个物理处理器管芯，其中处理器管芯可以包括任何数量的核心、硬件线程、逻辑处理器、接口、存储器、控制器中心等。

由于在更小封装中装入更多处理能力的更大的能力，更小的计算设备越来越普及。智能电话、平板计算机、超薄笔记本和其他用户设备呈指数级增长。然而，这些较小的设备依赖于服务器进行数据存储和超出形状因子的复杂处理。因此，高性能计算市场(即，服务器空间)中的需求也增加。例如，在现代服务器中，典型地不仅存在具有多个核心的单个处理器，而且还存在多个物理处理器(也称为多个插座)以增加计算能力。服务器还可以使用分布式计算在机架规模架构中实现，以及其他替代实现方式。当处理能力随着计算系统中的设备的数量增长时，插座与其他设备之间的通信变得更加关键。

实际上，互连已经从主要处理电通信的更传统的多点总线发展到促进快速通信的完全互连架构。不幸的是，由于对未来处理器以甚至更高的速率来消耗的需求，对应的需求被放置在现有互连架构的能力上。

附图说明

图1示出了包括互连架构的计算系统的实施例。

图2示出了包括分层栈的互连架构的实施例。

图3示出了要在互连架构内生成或接收的请求或分组的实施例。

图4示出了用于互连架构的发送器和接收器对的实施例。

图5是示出示例链路训练状态机的图。

图6A-6B是示出连接到测试器设备以进行对链路的特定通道的测试的示例设备的图。

图7是示出包括专用测试链路状态的示例链路训练状态机的一部分的图。

图8是示出使用示例符合性固定设备连接到测试器设备的示例设备的框图。

图9A-9E是示出示例测试链路状态内的信令的框图。

图10示出了包括多核心处理器的计算系统的框图的实施例。

图11示出了包括多个处理器的计算系统的框的实施例。

具体实施方式