[发明专利]基于FPGA的卷积实现方法及卷积器

权利要求书

1.一种基于FPGA的卷积器，其特征在于，包括：常量缓存模块、卷积序列排序模块、M个乘法器和累加求和模块；其中，

所述卷积序列排序模块，用于接收采样周期为T₁的待卷积序列，并根据计算顺序，在每个时钟周期输出所述待卷积序列中的M个待卷积数至所述M个乘法器；

所述常量缓存模块具有与所述M个乘法器一一对应的M个缓存通道，用于存储常量序列并在每个时钟周期分别向对应的乘法器提供卷积常量；

所述M个乘法器，分别用于将在每个时钟周期到达其上的待卷积数和卷积常量相乘并将相乘结果输出至所述累加求和模块；

所述累加求和模块，用于在采样周期T₁内，对所述M个乘法器在各个时钟周期输出的相乘结果进行求和，得到每个时钟周期的求和结果，将每个采样周期内的每个时钟周期的求和结果分别进行累加，以得到所述待卷积序列与所述常量序列的卷积结果；

其中， INT( · ) 表示取整函数；N为所述常量序列中的卷积常量的个数，T₂为所述卷积器的时钟周期；其中，T₂＝T₁/K，K为大于或等于2的整数。

2.根据权利要求1所述的卷积器，其特征在于，所述卷积序列排序模块，包括：写控制单元、读控制单元和具有M个缓存通道的卷积序列缓存单元；

所述写控制单元，用于按照设定的通道写入顺序，将各采样周期采集到的待卷积数依次写入所述卷积序列缓存单元中的相应缓存通道；

所述读控制单元，用于按照所述计算顺序，在每个时钟周期从所述M个缓存通道中分别读取一个卷积数并对应输出至所述M个乘法器，直至将所述待卷积序列中的待卷积数全部输出。

3.根据权利要求2所述的卷积器，其特征在于，所述写控制单元在将各周期采集到的所述待卷积数依次写入所述卷积序列缓存单元中的相应缓存通道时，具体用于：

若所述待卷积序列的长度小于或等于N，则以所述卷积序列缓存单元中M个缓存通道的地址从小到大的顺序，将各采样周期采集到的待卷积数依次写入所述卷积序列缓存单元中的相应缓存通道；

若所述待卷积序列的长度大于N，则以所述卷积序列缓存单元中M个缓存通道的地址从小到大的顺序，将前N个采样周期采集到的待卷积数依次写入所述卷积序列缓存单元中的相应缓存通道；并按照所述卷积序列缓存单元中M个缓存通道的地址从小到大的顺序，将从第N个采样周期之后采集到的待卷积数依次写入所述卷积序列缓存单元缓存的所述前N个采样周期采集到的待卷积数对应的位置。

4.根据权利要求2所述的卷积器，其特征在于，所述读控制单元在按照所述计算顺序，在每个时钟周期从所述M个缓存通道中分别读取一个待卷积数时，具体用于：

针对任一采样周期内的参与卷积计算的任一时钟周期，按照所述计算顺序，确定在所述采样周期待读取的第一个待卷积数所在通道的编号和所在通道内的行号；

根据在所述采样周期待读取的第一个待卷积数所在通道的编号和其所在通道内的行号以及所述时钟周期对应的卷积次数，确定在所述时钟周期内待读取的M个待卷积数各自所在通道的编号和所在通道内的行号；

根据在所述时钟周期内待读取的M个待卷积数各自所在通道的编号和所在通道内的行号，按序从相应缓存通道中读取所述M个待卷积数。

5.根据权利要求4所述的卷积器，其特征在于，所述读控制单元在确定在所述时钟周期内待读取的M个待卷积数各自所在通道的编号和所在通道内的行号时，具体用于：

将在所述采样周期待读取的第一个待卷积数所在通道内的行号加上所述时钟周期对应的卷积次数，作为在所述时钟周期待输出的第一个待卷积数的行号，并将在所述采样周期待读取的第一个待卷积数所在通道的编号作为在所述时钟周期待输出的第一个待卷积数所在通道的编号；

若在所述时钟周期待输出的其它待卷积数的所在通道的编号小于在所述采样周期待读取的第一个待卷积数所在通道的编号，则将在所述时钟周期待输出的第一个待卷积数的行号加1作为所述其它待卷积数的行号。