[发明专利]半导体器件及其制造方法

说明书

本发明公开了半导体器件及其制造方法。根据本发明的示例性实施方式的半导体器件包括：n‑型外延层，布置在衬底的第一表面上；p型区，布置在n‑型外延层上；n+型区，布置在p型区上；栅极，布置在n‑型外延层上；氧化膜，布置在栅极上；源电极，布置在氧化膜和n+型区上；以及漏电极，布置在衬底的第二表面上。栅极包括PN结部分。

相关申请的交叉引证

本申请要求于2018年10月5日提交给韩国知识产权局的韩国专利申请第10-2018-0118905号的优先权，该申请通过引证结合于本文中。

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

功率半导体器件尤其需要低导通电阻或低饱和电压,以便在导电状态下产生非常大的电流并且减小功率损耗。进一步地，功率半导体器件主要需要具有一种特性，即，高击穿电压特性，功率半导体器件通过该特性可在关断状态下或者在开关关断时抵抗施加到功率半导体器件的两端的PN结的反向高电压。

功率半导体器件中的金属氧化物半导体场效应晶体管(MOSFET)是在数字电路和模拟电路中最常用的晶体管。

同时，为了减小导通电阻并增加电流密度，研究了去除其中的平面栅极MOSFET的JFET区的沟槽栅极MOSFET。

在沟槽栅极MOSFET的情况下，在形成沟槽之后，栅极绝缘层形成在沟槽的横向表面和底表面上。在这种情况下，电场集中至布置在沟槽的拐角处的栅极绝缘层，使得栅极绝缘层可能在半导体器件的运行期间断裂。

在该背景技术部分中公开的上述信息仅用于增强对本发明的背景的理解，并且因此，上述信息可包含并不构成在该国已被本领域普通技术人员已知的现有技术的信息。

发明内容

完成的本发明致力于弛豫集中至沟槽栅极金属氧化物半导体场效应晶体管(MOSFET)中的栅极绝缘层的电场。本发明的示例性实施方式提供了半导体器件。n-型外延层布置在衬底的第一表面上。p型区布置在n-型外延层上。n+型区布置在p型区上。栅极布置在n-型外延层上。氧化膜布置在栅极上。源电极布置在氧化膜和n+型区上。漏电极布置在衬底的第二表面上。栅极包括PN结部分。

栅极可包括第一栅极、以及布置在第一栅极上的第二栅极，第一栅极可包括n型多晶硅，并且第二栅极可包括p型多晶硅。

第一栅极可与第二栅极接触，并且PN结部分可以布置在其中第一栅极与第二栅极接触的表面中。

第一栅极的横向表面的边界可以与第二栅极的横向表面的边界相同。

第二栅极可以覆盖第一栅极的横向表面。

半导体器件可以进一步包括：沟槽，布置在n-型层中；以及栅极绝缘层，布置在沟槽内，其中，第一栅极可以与布置在沟槽的下表面中的栅极绝缘层接触。

第一栅极的上表面的延伸线可以布置为低于p型区的下表面。

第一栅极可以布置为从沟槽的横向表面延伸至下表面。

第一栅极可以与布置在沟槽的下表面和横向表面中的栅极绝缘层接触。

半导体器件可以进一步包括布置在p型区上并且与沟槽的横向表面隔开的p+型区。

该衬底可以是n+型碳化硅衬底。

本发明的另一个示例性实施方式提供了制造半导体器件的方法，该方法包括：在衬底的第一表面上顺序地形成n-型外延层、p型区和n+型区；通过蚀刻n-型外延层、p型区和n+型区形成沟槽；在沟槽内形成栅极绝缘层；在栅极绝缘层上形成栅极；在栅极上形成氧化膜；形成布置在氧化膜和n+型区上的源电极；并且形成布置在衬底的第二表面上的漏电极，其中，栅极包括PN结部分。