[发明专利]内存优化型静态时序分析方法及其系统

说明书

本申请涉及数字电路，公开了一种内存优化型静态时序分析方法及其系统。本发明在不扩展子图的前提下，遍历扫描过程中即时辨别并抛弃虚假路径，减小虚假路径对下游结点的影响，减少冗余计算，同时遍历过程中动态地差异化处理每个结点上的多种时序约束，并相应地进行二分团覆盖，减少每个结点上的标签数量。本申请的应用将大幅减少系统内存空间的占用，提高系统运行效率，提升系统性能。

技术领域

本申请涉及数字电路领域，特别涉及一种内存优化型静态时序分析方法及其系统。

背景技术

在数字电路物理设计实现的流程中，静态时序分析扮演了非常重要的角色，它的反馈结果为此流程中的多道优化程序提供驱动，在不同的设计阶段，诸如逻辑综合、布局和布线等，工具的内核多次重复调用静态时序分析迭代优化。因此，作为至关重要的底层分析引擎，静态时序分析工具的性能对整个软件工具的性能起到非常重要的影响。底层引擎的运转效率，包括运行时间和空间消耗，成为整套工具效率的瓶颈，本申请的发明人观察到现有技术中的最前沿的静态时序分析方法在排除虚假路径，理清多周期路径方面存在内存消耗过大的问题。

发明内容

本申请的目的在于提供一种内存优化型静态时序分析方法及其系统，本申请涉及的方法和系统的使用，使静态时序分析的准备阶段减少了冗余预处理，并且在过程中能够即时分析并抛弃冗余信息；进而在不退化软件运行时间的前提下，大幅减少系统内存空间的占用，提高系统运行效率，提升系统性能。

为了解决上述问题，本申请公开了一种内存优化型静态时序分析方法，包括：

获取电路网表来构造时序图；

后向遍历扫描该时序图得到每个结点后序路径标签集合；

前向遍历扫描该时序图得到该每个结点的前序路径标签集合；

对该前序路径标签集合与该后序路径标签集合进行交集运算，并根据该交集运算的结果构建各结点的二分图；

根据该各结点的二分图，对该每个结点的各标签进行二分团覆盖，减少标签总量。

计算该每个结点的各标签对应的延时裕量并给生成析报告；

其中，在所述后向遍历扫描和所述前向遍历扫描的过程中，即时识别虚假路径并同时抛弃所述虚假路径对应的标签。

在一个优选例中，还包括：该计算该每个结点上各标签对应的延时裕量并生成时序分析报告进一步包括：

多次执行以下步骤，直至判断该时序图中不存在时序违规路径，最后生成时序分析报告，

计算该每个结点的各标签的延时裕量并记录在对应标签上；

分析时序违规路径，判断该时序图中是否存在违规路径，如果存在则优化并修改违规路径中所有结点中所有标签上的路径信息，并对该路径信息所对应的标签上的延时裕量进行修改。

在一个优选例中，所述获取电路网表构造时序图进一步包括：获取电路网表来构造整体时序图，根据指定时序约束构造部分时序图。

在一个优选例中，在该前向遍历扫描时序图的过程中，前向遍历扫描经过每一个结点的同时，对前序路径标签集合和后序路径标签集合进行该交集运算；

该根据该交集运算的结果构建各结点的二分图进一步包括：根据该交集运算得到通过各结点的所有路径信息，根据该路径信息构建各结点二分图。

在一个优选例中，该每个结点上至少有一个标签，每个标签对应一种时序约束；

在该对每个结点的各标签进行二分团覆盖时，动态地差异化处理每个结点上的多种时序约束。