[发明专利]一种基于FPGA的多路并行数据自适应排序的实现方法

说明书

本发明公开了一种基于FPGA的多路并行数据自适应排序的实现方法。该方法有如下步骤：1、选择何种排序逻辑即升序或降序；2、按照多路并行数据的通道数量构造基本单元；3、按照多路并行数据的通道数量计算基本单元的数量；4、将各个基本单元串联起来构成完整的排序功能。该方法在FPGA内部实现了多路并行数据自适应排序的功能，在大带宽光通信接收端的数据恢复、大数据处理等领域有广泛的应用价值。

技术领域

本发明涉及光通信、大数据处理等领域，尤其涉及一种基于FPGA的多路并行数据自适应排序的实现方法。

背景技术

随着通信技术及大数据技术的发展，对大数据量高速传输的需求越来越高，传统单通道有限的传输带宽不能满足现实需求，多通道并行传输成为广泛应用的解决方案。

在光通信领域，同一时刻多通道传输的数据是耦合的，需要在接收端将各个通道数据按顺序排列才能正确恢复信号，不同厂商设备之间通道排布不尽相同，跨厂商的设备之间难以通信。

在大数据领域，对数据进行排布、筛选的需求日益增加，传统CPU顺序执行的工作机制对时间消耗较大，针对大数据算法加速，多路并行排布数据是一个重要的解决方案。

发明内容

鉴于现在技术存在的问题，本发明提供一种基于FPGA的多路并行数据自适应排序的实现方法。本发明的目的就是要解决现有技术中存在的问题，采用FPGA来完成多路并行数据自适应排序的技术，通过FPGA完成对多路并行数据自适应排序功能。本方法在FPGA内部实现了排序基本单元，通过将多个基本单元串联连接构成流水线结构，在流水线输出端可以得到并行数据的排序结果，实现并行数据从无序排列到顺序排列。

本发明采取的技术方案是：一种基于FPGA的多路并行数据自适应排序的实现方法，本方法利用FPGA芯片作为排序的平台，其特征在于，步骤如下：

一、选择排序逻辑，将并行数据自上而下数值逐渐增大的排序称为升序排列，并行数据自上而下数值逐渐减小的排序称为降序排列，升序排列的逻辑为：数据A1、A2，判断条件A1≤A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B1；降序排列的逻辑为：数据A1、A2，判断条件A1≥A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B；按需求选择排序逻辑；

二、按照多路并行数据的通道数量构造基本单元，适用的多路并行数据通道数量为2N，其中N≥2，由步骤一获得排序逻辑；输入数据A(1)、A(2)、...、A(2N-1)、A(2N)，先将A(1)与A(2)、A(3)与A(4)、...、A(2N-1)与A(2N)两两输入排序逻辑，输出传递给B(1)与B(2)、B(3)与B(4)、...、B(2N-1)与B(2N)，后将B(2)与B(3)、B(4)与B(5)、...、B(2N-2)与B(2N-1)、B(1)与B(2N)两两输入排序逻辑，输出传递给C(2)与C(3)、C(4)与C(5)、...、C(2N-2)与C(2N-1)、C(1)与C(2N)；A、B、C及中间的排序逻辑共同组成一个基本单元；数据从A传递给B需消耗一个时钟周期，从B传递给C需要消耗一个时钟周期；

三、按照多路并行数据的通道数量计算基本单元的数量，基本单元的数量为通道个数的一半，即通道个数为2N(N≥2)，基本单元的个数为N；

四、将各个基本单元串联起来构成完整的排序功能，由步骤二、三获得N个基本单元，将基本单元1、基本单元2、...、基本单元N串联连接，即可获得完整的排序功能。