[发明专利]一种Lockstep架构下的节点间信号同步方法、装置及电路

说明书

本发明提供一种Lockstep架构下的节点间信号同步方法、装置及电路，包括：接收表征所述第一节点准备是否就绪的第一就绪信号；对所述第一就绪信号进行n个时钟周期的延时，得到本地同步信号；所述n是大于1的整数；对所述第一就绪信号进行m个时钟周期的延时，得到所述第一节点的延时就绪信号，所述m是小于所述n的正整数；向第二节点发送所述第一节点的延时就绪信号；所述第二节点的结构与所述第一节点的结构完全相同；接收所述第二节点发送的第二节点的延时就绪信号；对所述第二节点的延时就绪信号进行n－m个时钟周期的延时，得到远端同步信号；当所述本地同步信号和所述远端同步信号同时有效时，将所述第一节点的目标关键信号置为有效。

技术领域

本发明涉及高安全嵌入式计算领域，尤其涉及一种Lockstep架构下的节点间信号同步方法、装置及电路。

背景技术

锁步(Lockstep)技术是一种用于提高计算完整性的先进技术，主要应用于对安全性要求很高的嵌入式计算领域，例如民用飞机的航空电子系统。Lockstep技术使用冗余的多组硬件组件(处理器、FPGA/ASIC、内存等)，通过运行中同步比对的方式，来让多个处理节点在同一时间内精确地同步执行相同的指令。

图1是一种典型的Lockstep技术架构。两组硬件组件锁步运行，每组硬件包含处理器，FPGA/ASIC，内存，设备等，两组硬件采用统一的参考时钟。使用FPGA或者ASIC芯片来对两个处理器的总线访问进行锁步控制和锁步比对，当正常锁步运行时，两个处理器总线是一致的，不会发生比对错误，而当某个硬件组件发生错误时，两个处理器总线上的读写访问就会发生差异，从而发生比对错误。这样的锁步运行和锁步比对机制可以及时监测到处理器总线上体现出的任何错误。由于处理器对内存、设备的访问都会体现为处理器总线上的读写操作，因此对于处理器总线的错误监控实际上覆盖了对处理器、内存、设备等相关硬件的故障监控。在监测到错误后，系统可以及时采取相应的措施，例如故障静默或者降级运行。Lockstep技术的故障检测有着很高的实时性和覆盖率，有效地阻止了故障蔓延，显著提高了系统硬件的完整性。

在Lockstep架构中，一般包含两组或三组硬件组件锁步运行，将每组硬件组件称之为一个节点。通常使用FPGA或者ASIC芯片来进行不同节点之间的锁步比对。锁步比对是以统一的参考时钟为基准进行的，所以在正常锁步运行时，不同节点的FPGA/ASIC其内部的关键信号应该是基于参考时钟彼此同步的。如果不同节点的FPGA/ASIC，其内部关键信号发生了彼此不同步的现象，就有可能导致锁步比对失败，进而触发系统故障。因此，在Lockstep架构下，必须保证不同节点的FPGA/ASIC其内部关键信号的彼此同步，这也是实现多处理器锁步运行的前提条件。

发明内容

本发明的目的：

针对背景技术中提到的在Lockstep架构下，不同节点的FPGA/ASIC其内部关键信号基于统一的参考时钟应当同步的需求，提出一种设计方法。使用了该设计方法的关键信号可以在不同节点之间完全同步，这就可以避免关键信号不同步带来的锁步比对错误，进而提高了Lockstep系统的运行稳定性。

本发明的技术方案：

第一方面，提供一种Lockstep架构下的节点间信号同步方法，应用于第一节点，所述方法包括：

接收表征所述第一节点准备是否就绪的第一就绪信号；

对所述第一就绪信号进行n个时钟周期的延时，得到本地同步信号；所述n是大于1的整数；

对所述第一就绪信号进行m个时钟周期的延时，得到所述第一节点的延时就绪信号，所述m是小于所述n的正整数；

向第二节点发送所述第一节点的延时就绪信号；所述第二节点的结构与所述第一节点的结构完全相同；

接收所述第二节点发送的第二节点的延时就绪信号；