[发明专利]半导体器件及其制造方法

说明书

提供了一种半导体器件及其制造方法。所述半导体器件包括衬底、字线、掺杂结、位线结构和埋式接触。所述衬底具有多个有源区。所述字线延伸跨越所述多个有源区。所述掺杂结具有杂质并且被布置在所述多个有源区，并且包括多个第一结和多个第二结，每个第一结被布置在所述多个有源区中的一个有源区的中心部，每个第二结被布置在所述多个有源区中的另一个有源区的端部，每个第二结中包括埋式半导体层。所述位线结构与所述多个第一结中的相应的第一结接触。所述埋式接触被布置成矩阵形状，每个埋式接触与所述多个第二结中的相应的一个第二结以及所包括的埋式半导体层接触，同时与用于存储数据的电荷存储器接触。

相关申请的交叉引用

本申请要求于2018年1月3日在韩国知识产权局提交的韩国专利申请No.10-2018-0000893的优先权，通过引用将该韩国专利申请的公开内容整体并入本文。

技术领域

根据本公开的设备、器件和制品涉及半导体器件及其制造方法，更具体地，涉及具有电容器的动态随机存取存储器(DRAM)器件及其制造方法。

背景技术

随着半导体器件的尺寸越来越小，已经减小了半导体器件中布线之间的接触区域。因此，用于在位线之间形成埋式接触的接触工艺变得复杂且难以在DRAM器件中实现。

特别地，在6F²BCAT(buried channel array transistor，埋式沟道阵列晶体管)存储器件中，显著减小了直接接触(DC)与埋式接触(BC)之间的间距，并且由DC与BC之间的小间距引起各种问题。例如，在BCAT存储器件中，由DC与BC之间的小间距引起接触孔未对准、接触孔未打开故障(即，接触孔未充分打开的故障)、BC中的空隙缺陷和高接触电阻。

发明内容

一个方面提供一种半导体器件，在该半导体器件中扩大了位线之间的接触孔，并且在有源区中设置了埋式半导体层，从而减小埋式接触的接触电阻。

另一方面提供一种制造上述半导体器件的方法。

根据一个或更多个示例性实施例的一个方面，提供了一种半导体器件，其包括：衬底，所述衬底具有由器件隔离层限定的多个有源区；多条字线，所述多条字线在第一方向上延伸跨越所述多个有源区，并且以相同的间隔在第二方向上布置，所述第二方向垂直于所述第一方向；掺杂结，所述掺杂结具有杂质并布置在所述多个有源区，所述掺杂结包括多个第一结和多个第二结，所述多个第一结中的每一个第一结布置在所述多个有源区中的一个有源区的中心部，所述多个第二结中的每一个第二结布置在所述多个有源区中的另一个有源区的端部，在所述多个第二结中的每一个第二结中包括埋式半导体层；多个位线结构，所述多个位线结构沿所述第二方向延伸并以相同的间隔在所述第一方向上布置，使得所述多个位线结构中的每一个位线结构沿所述第二方向与所述多个第一结中的相应的第一结接触；以及多个埋式接触，所述多个埋式接触在所述第一方向和所述第二方向上布置成矩阵形状，使得所述多个埋式接触中的每一个埋式接触在相邻的位线结构之间与所述多个第二结中的相应的一个第二结以及包括在所述多个第二结中的该相应的一个第二结中的所述埋式半导体层接触，同时与用于存储数据的电荷存储器接触。

根据一个或更多个示例性实施例的另一方面，提供了一种半导体器件，其包括：衬底，所述衬底具有由器件隔离层限定的多个有源区，每个有源区具有凹陷的第一结以及与所述凹陷的第一结间隔开并具有埋式半导体层的第二结；多个位线结构，每个位线结构在一个方向上延伸并在所述方向上与多个凹陷的第一结接触；以及多个埋式接触，每个埋式接触在相邻的位线结构之间与所述第二结和所述埋式半导体层接触，同时与用于存储数据的电荷存储器接触。