[发明专利]半导体集成电路的制造方法

说明书

提供如下一种半导体集成电路的制造方法：在包含彼此相反导电型的多个多层接合构造的半导体集成电路中，能够改善处于彼此折衷的关系的多层接合构造的穿通耐压，容易确保针对工艺偏差的耐压特性余量。半导体集成电路的制造方法包括以下工序：在第一导电型的支承层(12)的上部形成第二导电型的第一阱区(21)；通过热氧化法来在第一阱区(21)上形成氧化膜(32)，从而选择性地使第一阱区(21)的上表面侧的第二导电型的杂质浓度下降；去除氧化膜(32)；在第一阱区(21)的上部形成第一导电型的第二阱区；以及在第二阱区上集成具有第二导电型的主电极区的半导体元件。

技术领域

本发明涉及一种半导体集成电路的制造方法，特别涉及一种电力用的半导体集成电路(功率IC)的制造方法。

背景技术

作为车载等用的高端(high side)型功率IC的构造例，已知在同一n型基板上制作输出级用的纵向型n沟道MOSFET以及控制电路用的横向型MOSFET而成的单片式的集成构造(单片式IC)。n型基板的背面侧是纵向型MOSFET的漏极端子，与用于连接电池的电源电压端子(VCC端子)连接。如果将n型基板固定为电源电压，则需要在n型基板的上部形成p型阱区、n型阱区、p⁺型阱区的三层扩散构造(多层接合构造)，使得形成能够在浮动电位下使用的电路用的横向型p沟道MOSFET。

在车载等用的情况下，对于高端型功率IC的VCC端子，一般要求50V～60V左右以上的耐压。在向n型基板与p型阱区之间施加了高电压的情况下，需要防止在由n型基板、p型阱区、n型阱区构成的n-p-n多层接合构造中发生穿通。另外，在电路中使用横向型p沟道MOSFET的情况下，向n型阱区与p型阱区之间施加10V～30V左右的电压。因此，也需要防止在由p⁺型区、n型阱区、p型阱区构成的p-n-p多层接合构造中发生穿通。

然而，存在以下问题：在通过一般的离子注入工序和热扩散工序来分别形成p型阱区和n型阱区的情况下，n-p-n多层接合构造的穿通耐压与p-n-p多层接合构造的穿通耐压处于彼此折衷(Trade-off)的关系，难以确保针对工艺产生偏差时的要求规格的耐压特性余量。

在专利文献1中记载了：在半导体基板内形成扩散层之后，在扩散层上形成热氧化膜，吸出半导体基板表面附近的剩余的杂质。在专利文献2中记载了：在双重注入了p型杂质离子和n型杂质离子的区生长热氧化膜，进行p型杂质向氧化膜的吸出和n型杂质向硅表面的蓄积，来在基板表面附近形成n型区。在专利文献3中记载了：通过在形成场绝缘膜后进行用于形成低浓度漏极区的离子注入，来防止伴随场绝缘膜形成的杂质的吸出。在专利文献4中记载了：在双极晶体管的基极区表面形成硅化物膜，通过硼吸出效应来减小基极区的表面杂质浓度。在专利文献5中记载了：在通过第一处理温度的热氧化来形成栅极氧化膜后，通过比第一处理温度高的第二处理温度的热处理，来使在栅极氧化膜的形成过程中堆积(pile up)的磷(P)和被吸出的硼(B)重新分布。在这些专利文献1～5中均未考虑上述问题。

专利文献1：日本特开昭49-24676号公报

专利文献2：日本特开昭53-10282号公报

专利文献3：日本特开2006-253334号公报

专利文献4：日本特开平6-21072号公报

专利文献5：日本专利第5515821号公报

发明内容

发明要解决的问题

鉴于上述问题，本发明的目的在于提供如下的半导体集成电路的制造方法：在包含彼此相反导电型的多个多层接合构造的半导体集成电路中，能够改善处于彼此折衷的关系的相反导电型的多层接合构造的穿通耐压，容易确保针对工艺偏差的耐压特性余量。

用于解决问题的方案