[发明专利]一种小波重构加速电路

权利要求书

1.一种小波重构加速电路，其特征在于，包括m个重构单元，所述重构单元包括数据输入端口、数据选择信号输入端口、高通滤波参数输入端口、低通滤波参数输入端口、卷积数据输入端口和输出端口，所述数据输入端口输入数据x(n)，所述数据选择信号输入端口输入数据选择信号sel，其中，第m个重构单元为起始重构单元，其对应的卷积数据输入端口的输入数据为0；第1个重构单元为终止重构单元，其对应的输出端口输出所述重构加速电路的重构数据；所述低通滤波参数输入端口输入低通滤波参数，所述高通滤波参数输入端口输入高通滤波参数；所述重构单元的输出端口连接其下一个重构单元的卷积数据输入端口；m为小波基的长度，且2≤m。

2.根据权利要求1所述的一种小波重构加速电路，其特征在于，所述重构单元还包括乘法器、第一加法器、第二加法器、第一数据选择器、第二数据选择器、第三数据选择器、第一寄存器和第二寄存器，在第一数据选择器中完成高通滤波参数和低通滤波参数的选择，并与输入数据相乘；在第二数据选择器中完成第一寄存器中上一时钟周期寄存数据和0的选择，并与上述相乘之后的数据进行相加，相加结果存在第一寄存器中，在第三数据选择器中完成上述相加结果和0的选择，并与该重构单元数据输入端口的数据进行再次相加，再次相加结果存储在第二寄存器中，并作为该重构单元的输出数据。

3.根据权利要求2所述的一种小波重构加速电路，其特征在于，所述第一数据选择器的两个选择端分别连接高通滤波参数和低通滤波参数，所述第一数据选择器的输出端连接所述乘法器的第二输入端口，所述输入数据x(n)连接所述乘法器的第一输入端口，所述乘法器的输出端口连接第一加法器的第一输入端口，所述第一加法器的输出端口连接第一寄存器的输入端口，所述第一寄存器的输出端口同时连接第二数据选择器和第三选择器的一个选择端，所述第二数据选择器和第三选择器的另一选择端接0，所述第二数据选择器的输出端口连接所述第一加法器的第二输入端口，所述第三数据选择器的输出端口连接所述第二加法器的第一输入端口，所述第二加法器的第二输入端口为该重构单元的卷积数据输入端口，所述第二加法器的输出端口连接所述第二寄存器的输入端口，所述第二寄存器的输出端口为该重构单元的输出端口；所述数据选择信号sel同时连接所述第一数据选择器、第二数据选择器和第三数据选择器的使能输入端，其中，当第二数据选择器中选择0时，第三数据选择器选择所述第一寄存器的输出端输出的数据。

4.根据权利要求3所述的一种小波重构加速电路，其特征在于，所述第一寄存器的输出端口同时连接第二数据选择器的第一选择端和第三数据选择器的第二选择端，且第二数据选择器的第二选择端和第三数据选择器的第一选择端的输入数据为0。

5.根据权利要求4所述的一种小波重构加速电路，其特征在于，所述数据选择信号sel为0时，控制所述第二数据选择器和第三数据选择器均选择第一选择端连接的数据，所述第一数据选择器选择高通滤波参数或者低通滤波参数，所述输入数据为与所述第一数据选择器对应的高通数据或者低通数据，且第一次输入所述重构加速电路中的数据选择信号sel为1。

6.根据权利要求4所述的一种小波重构加速电路，其特征在于，所述数据选择信号sel为0时，控制所述第二数据选择器和第三数据选择器选择其第二选择端连接的数据，所述第一数据选择器选择高通滤波参数或者低通滤波参数，所述输入数据为与所述第一数据选择器对应的高通数据或者低通数据，且第一次输入所述重构加速电路中的数据选择信号sel为0。

7.根据权利要求2所述的一种小波重构加速电路，其特征在于，所述输入数据x(n)对应的输出数据延迟两个时钟周期。

8.根据权利要求1所述的一种小波重构加速电路，其特征在于，所述输入数据x(n)中低通输入数据和高通输入数据交错排列。