[发明专利]一种小波分解加速电路

说明书

本发明公开了一种小波分解加速电路，包括寄存器和k个分解单元，分解单元包括第一数据输入端口、第二数据输入端口、数据选择信号输入端口、低通滤波参数输入端口、高通滤波参数输入端口、卷积数据输入端口和输出端口，所述分解加速电路的输入端口同时连接所述寄存器的输入端口以及k个分解单元的第一数据输入端口，所述寄存器的输出端口同时连接k个分解单元的第二数据输入端口；分解单元的输出端口连接下一个分解单元的卷积数据输入端口。本发明提供的一种小波分解加速电路，能够有效分担卷积过长时带来的压力，有效提高电路工作频率，有效减少了电路面积和功耗。

技术领域

本发明属于数字电路领域，具体涉及一种小波分解加速电路。

背景技术

傅立叶变换的基本思想是使用正余弦函数来表示某个函数，从而将一个时域信号映射到频域上，完成对该信号的频域分析。但正余弦函数的周期性导致了傅立叶变换不能很好的体现该信号在时域上的信息。频域的精确导致了时域的模糊，同样，时域的精确也会导致频域的模糊。小波变换，使用基函数的平移和伸缩表示目标信号，能够同时体现信号在时域和频域上的信息，因此渐渐引起重视。

小波变换被普遍应用于数字信号处理和图像处理中。其主要步骤分为两个步骤，即信号的分解和重构。在信号的分解过程中，存在卷积和降采样等的基本操作。两个基本运算的性能决定了小波运算的性能。在小波计算硬件加速器的设计过程中，需要同时考虑电路计算的速度、功耗、面积等因素，并适当安排计算的流程和时序，以期得到最优的效果。

传统的小波分解硬件计算模块遵循算法设计的思路，通过两组不同的卷积电路分别算出高通和低通滤波后的结果，再经过降采样，获得对应的分解值。不合理的卷积电路将会导致的硬件资源的过渡开销，速度的降低。由于存在降采样，前期卷积过程中得到的大量数据被直接抛弃，这就导致了计算的冗余。同时进行两组不同的卷积计算也导致了电路面积的增大。降采样过程中，也会导致计算时间资源的浪费。因此有必要对小波分解的方法和结构进行调整，完成计算的优化。

小波分解的基本流程如图1所示，输入数据x(n)，分别输入对应低通和高通滤波器，进行卷积运算，完成对应波段信息的滤除。再进行2选1的降采样，完成数据量的缩减。当存在多层的小波分解时，对于降采样后的低通数据依旧进行以上操作，并最终产生新的输出。显然对于不同层次的小波分解，虚线标识出的区域都是共有的重复单元。对该重复单元的优化决定了电路整体的工作性能。

按照算法流程，在卷积后进行降采样，由于直接丢弃了部分数据，导致前期卷积过程中部分运算是冗余的。因此有必要通过技术手段，放弃冗余部分数据的运算，同时合理安排时序，保证每一步的计算密度基本相同。

发明内容

本发明所要解决的技术问题是提供一种小波分解加速电路，能够有效分担卷积过长时带来的压力，有效提高电路工作频率，有效减少了电路面积和功耗。

为了实现上述目的，本发明采用如下技术方案：一种小波分解加速电路，用于对数据进行滤波和分解，并输出分解之后的数据；包括寄存器和k个分解单元，所述分解单元包括第一数据输入端口、第二数据输入端口、数据选择信号输入端口、低通滤波参数输入端口、高通滤波参数输入端口、卷积数据输入端口和输出端口，所述分解加速电路的输入端口同时连接所述寄存器的输入端口以及k个分解单元的第一数据输入端口，用于输入待分解数据x(n)，所述寄存器的输出端口同时连接k个分解单元的第二数据输入端口，用于输入上一时钟周期的寄存数据；所述数据选择信号输入端口输入数据选择信号sel，其中，第k个分解单元对应的卷积数据输入端口的输入数据为0；第1个分解单元输出分解之后的数据，所述分解单元的低通滤波参数输入端口输入低通滤波参数，所述分解单元的高通滤波参数输入端口输入高通滤波参数；所述分解单元的输出端口连接下一个分解单元的卷积数据输入端口；其中，k为小波基的长度，且k为大于等于2的整数。

进一步地，所述分解单元包括奇分解单元和偶分解单元，且所述偶分解单元和奇分解单元交错排列。