[发明专利]一种嵌入式图像处理的小波分解加速电路

权利要求书

1.一种嵌入式图像处理的小波分解加速电路，用于进行图像小波变换，其特征在于，包括k个分解模块，对应图像的k层分解；所述分解模块包括图像数据输入端口、控制信号输入端口、图像数据输出端口和控制信号输出端口；

第1个分解模块中，所述图像数据输入端口输入图像的行图像数据和列图像数据，存储区域中的每一个图像数据经过分解单元分解为图像数据HH₀，HL₀，LH₀和LL₀，分解之后的图像数据传输至第2个分解模块中内存控制单元的输入端口，并存储在第2个分解模块的存储区域中，所述第2个分解模块将每一个图像数据LL₀再次分解为图像数据HH₁、HL₁、LH₁和LL₁，对图像数据HH₀，HL₀，LH₀保持原样输出，直至第k个分解模块将上一分解模块传输过来的每一个LL_k-2再次分解为图像数据HH_k-1，HL_k-1，LH_k-1和LL_k-1，对HH_k-2，HL_k-2，LH_k-2保持原样输出；其中，k为大于等于1整数。

2.根据权利要求1所述的一种嵌入式图像处理的小波分解加速电路，其特征在于，所述分解模块包括内存控制单元、分解单元、分解控制单元和图像数据标识符产生单元；所述分解控制单元同时连接并控制所述内存控制单元和图像数据标识符产生单元；所述内存控制单元的输入端口连接该分解模块的图像数据输入端口，输出端口连接所述分解单元的输入端口，所述内存控制单元连接存储区域，用于分配输入图像数据的存储和对存储图像数据进行读取；所述图像数据标识符产生单元的输出端口连接所述分解单元的输入端口，用于产生分解单元的图像数据标识信号，并传送至所述分解单元。

3.根据权利要求2所述的一种嵌入式图像处理的小波分解加速电路，其特征在于，所述分解单元包括N行N列的第一子单元阵列、N个第二子单元和(N-1)*N/2个时序寄存器，其中，第i行的第一子单元的输出端连接后一个第一子单元的输入端，第i行的第N个第一子单元的输出端通过i-1个寄存器连接第i个第二子单元的输入端，所述第i-1个第二子单元的输出端连接至第i个第二子单元的另一输入端，且第N个第二子单元的输出端口为所述分解单元的输出端口；其中，N为小波基的长度，N为大于2的整数，1＜i≤N。

4.根据权利要求3所述的一种嵌入式图像处理的小波分解加速电路，其特征在于，所述第一子单元包括第一图像数据选择器、第二图像数据选择器、第一加法器、第一乘法器、第一移位寄存器、第二移位寄存器和第一输出寄存器，还包括图像数据输入端口Ⅰ、图像数据标识信号输入端口Ⅰ、卷积输入端口Ⅰ、图像数据输出端口Ⅰ、图像数据标识信号输出端口Ⅰ和卷积输出端口Ⅰ；

第一列的第一子单元的卷积输入端口的输入值为0，所述第一子单元的图像数据输出端口Ⅰ、图像数据标识信号输出端口Ⅰ和卷积输出端口Ⅰ分别连接后一个第一子单元的图像数据输入端口Ⅰ、图像数据标识信号输入端口Ⅰ和卷积输入端口Ⅰ；第i列的第一子单元的图像数据标识信号输出端口Ⅰ和卷积输出端口Ⅰ通过(i-1)*i/2个时序寄存器分别连接第N个第二子单元的图像数据标识信号输入端口Ⅱ、卷积输入端口Ⅱ。

5.根据权利要求4所述的一种嵌入式图像处理的小波分解加速电路，其特征在于，所述第一图像数据选择器的两个选择端分别连接第一移位寄存器的输入端口和输出端口，所述第二图像数据选择器的两个选择端分别连接高通滤波参数和低通滤波参数；所述第一图像数据选择器和第二图像数据选择器分别选出对应的图像数据和对应的滤波参数经过第一乘法器进行相乘运算，并与上一个第一子单元的卷积输出端口Ⅰ输出的卷积图像数据在第一加法器中进行相加，相加结果存储在第一输出寄存器中，并经过该第一子单元的卷积输出端口Ⅰ进行输出。