[发明专利]维特比译码方法、设备及存储介质

说明书

本申请实施例提供一种维特比译码方法、设备及存储介质。在本申请实施例中，在对接收到的数据序列进行分段并行译码的基础上，进一步针对每一个分段形成的子序列，在每个时刻内对所有状态，并行计算每个时刻输出的序列片段在该时刻状态下的分支度量值，并对各子序列中在每个时刻输出的序列片段在该时刻状态下的分支度量值进行并行加比选，进而确定出各子序列的幸存路径；之后根据每个子序列的幸存路径，确定接收到的数据序列的译码结果。在本申请实施例中，在对接收到的数据序列进行维特比译码过程中，引入两次并行计算，可提高译码速率。

技术领域

本申请涉及无线通信技术领域，尤其涉及一种维特比译码方法、设备及存储介质。

背景技术

卷积码自从问世以来，经过不断的发展，目前已经成为最流行的一种信道编码方式，广泛应用于各类无线通信系统中，例如WIFI，WIMAX，LTE等，使无线系统具有一定的纠错能力和抗干扰能力，可极大地避免码流传送中误码的发生，极大地提高了数据传输的可靠性。

对于数据接收端在接收到卷积码时，需要采用一定的规则对卷积码进行译码，而维特比(Viterbi)译码由于其优良的译码性能与译码效率，自该算法提出以来即得到了广泛的应用。但是，现有的维特比译码器仍存在译码速率较慢的问题。

发明内容

本申请的多个方面提供一种维特比译码方法、设备及存储介质，用以提高译码速率。

本申请实施例提供一种维特比译码方法，包括：

将接收到的数据序列切分成N个子序列，其中相邻的两个子序列具有M个比特重叠，其中N为大于1的整数，M为正整数；

在对所述N个子序列进行并行处理的过程中，针对第一子序列，以并行方式计算所述第一子序列中在每个时刻输出的序列片段在相应时刻的各状态下的分支度量值；

对所述第一子序列中在每个时刻输出的序列片段在相应时刻的各状态下的分支度量值进行加比选，以得到所述第一子序列的幸存路径；

根据所述N个子序列的幸存路径，确定所述数据序列的译码结果；

其中，所述第一子序列为所述N个子序列中的任一子序列。

本申请实施例还提供一种接收设备，包括：存储器、处理器和通信组件；

所述通信组件，用于接收待译码的数据序列；

所述存储器，用于存储计算机程序与所述数据序列；

所述处理器，耦合至所述存储器，用于执行所述计算机程序以用于：

将所述数据序列切分成N个子序列，其中相邻的两个子序列具有M个比特重叠，其中N为大于1的整数，M为正整数；

在对所述N子序列进行并行处理的过程中，针对第一子序列，以并行方式计算所述第一子序列中在每个时刻输出的序列片段在相应时刻的各状态下的分支度量值；

对所述第一子序列中在每个时刻输出的序列片段在相应时刻的各状态下的分支度量值进行加比选，以得到所述第一子序列的幸存路径；

根据所述N个子序列的幸存路径，确定所述数据序列的译码结果；

其中，所述第一子序列为所述N个子序列中的任一子序列。

本申请实施例还提供一种存储有计算机指令的计算机可读存储介质，其特征在于，当所述计算机指令被一个或多个处理器执行时，致使所述一个或多个处理器执行上述维特比译码方法中的步骤。