[发明专利]锁相环电子电路及其电子装置及修正工作循环的方法

说明书

本文公开一种锁相环电子电路及其电子装置及修正工作循环的方法。根据一个实施例，一种电子电路包括：时钟倍频器；比较器，输出代表电压‑电流(Gm)电路处的电压与参考电压之间的差的值，所述参考电压经调整以补偿所述比较器的偏移；以及工作循环校准电路，接收由所述比较器输出的值并通过从由所述比较器输出的值提取误差以及根据所提取的误差对锁相环的工作循环的时钟边沿进行延迟来调整所述工作循环。

[相关申请的交叉参考]

本申请主张在2018年1月5日在美国专利与商标局提出申请且被授予序列号62/613,903的美国临时专利申请以及在2018年6月26日在美国专利与商标局提出申请且被授予序列号16/019,070的美国非临时专利申请的优先权，所述美国临时专利申请及美国非临时专利申请的全部内容并入本申请供参考。

技术领域

本公开大体来说涉及电子电路，且更具体来说，涉及一种用于对基于数字-时间转换器的模拟分数N锁相环进行快速收敛参考时钟工作循环修正的系统及方法。

背景技术

基于数字-时间转换器(digital-to-time converter，DTC)的分数N锁相环(phaselock loop，PLL)已证实与其他分数N PLL架构相比功耗低、相位噪声低且品质因数(figures-of-merit)良好。基于DTC的分数N PLL可采用数字PLL形式及模拟PLL形式两种形式实现。

可通过将参考时钟速率加倍来改善PLL的带内相位噪声。然而，参考时钟通常不具有50％的工作循环，且将参考时钟加倍可造成工作循环误差，从而需要修正工作循环误差。

发明内容

根据一个实施例，提供一种锁相环(PLL)电子电路。所述电子电路可包括：时钟倍频器；比较器，输出代表电压-电流(Gm)电路处的电压与参考电压之间的差的值，所述参考电压经调整以补偿所述比较器的偏移；以及工作循环校准电路，接收由所述比较器输出的值并通过从由所述比较器输出的所述值提取误差以及根据所提取的误差对所述锁相环的工作循环的时钟边沿进行延迟来调整所述工作循环。

根据一个实施例，提供一种方法。所述方法可包括：在锁相环(PLL)电路中提供时钟倍频器；由比较器输出代表电压-电流(Gm)电路处的电压与参考电压之间的差的值；由工作循环校准电路从由所述比较器输出的值提取所述锁相环的工作循环中的误差；以及由所述工作循环校准电路通过根据所提取的误差对所述工作循环的时钟边沿进行延迟来调整所述工作循环。

根据一个实施例，提供一种电子装置。具有锁相环(PLL)电子电路的所述电子装置可包括：时钟倍频器；比较器，输出代表电压-电流(Gm)电路处的电压与参考电压之间的差的值；参考电压产生器，基于由所述比较器输出的值调整所述参考电压；以及工作循环校准电路，从由所述比较器输出的值提取误差并根据所提取的误差对工作循环的时钟边沿进行延迟。

附图说明

结合附图阅读以下详细说明，本公开的某些实施例的以上及其他方面、特征及优点将更显而易见，在附图中：

图1是根据实施例的整数N子采样PLL的图。

图2是根据实施例的跟踪PLL的操作的曲线图。

图3是根据实施例的模拟采样分数N PLL的图。

图4是根据实施例的DTC控制字产生电路的图。

图5是根据实施例的基于DTC的模拟采样分数N PLL的图。

图6是根据实施例的跟踪PLL的相位噪声性能的曲线图。

图7A、图7B、图7C及图7D是根据实施例的跟踪PLL性能的曲线图。

图8是根据实施例的参考时钟倍频器的图。