[发明专利]分数频率综合器频率校准方法、校准电路与频率综合器

说明书

本发明公开了一种分数频率综合器频率校准方法、校准电路与频率综合器，校准方法包括：初始化操作：设置临界值；分别获取相对频率比较过程和频率误差检测过程对应的参考时钟信号的周期个数；设置待校准的目标频率；判断当前频率与目标频率的偏移量幅值是否达到临界值，若是，则根据偏移量搜寻下一次比较的频率子带，并对计数器和比较器进行复位；若否，则计算当前频率子带与目标频率的偏移误差量，更新当前最优频率误差的子带控制字，并根据偏移误差量搜寻下一次比较的频率子带；循环执行下一次比较，直至搜寻完所有位宽，输出当前最优频率误差的子带控制字，完成频率校准。本发明的频率校准方法速度快、精度高、适用于宽带多位宽分数频率综合器。

技术领域

本发明涉及频率校准集成电路设计领域，特别涉及一种分数频率综合器频率校准方法、校准电路与频率综合器。

背景技术

在现代无线通信系统中，频率综合器需要为收发机提供高分辨率、低相位噪声、快速稳定的本振信号。通常频率综合器是基于锁相环架构来实现，简称为锁相环综合器(Phase-Locked Loop，PLL)。PLL普遍采用电感电容型压控振荡器(LC VCO)，相对于环形压控振荡器，LC VCO具有优异噪声性能和较高输出频率的特点。LC VCO可利用开关电容阵列来覆盖所要求的频率范围，同时保持VCO频率调谐增益不会随输出频率变化而变化，而是恒定在一个很低的值。所以PLL综合器能同时实现宽频段的调谐范围和优异的噪声性能。然而这种频率综合器架构需要一个VCO频率校准过程(粗调)，其主要功能是在闭环锁定过程(细调)之前给出最合适的开关电容子带。如此PLL频率捕捉、锁定过程的时间就会增加。随着PLL环路带宽的增加，闭环锁定时间是越来越短，相应的频率校准时间所占PLL整个锁定时间的比例越来越大，所以快速频率校准技术也成为当前PLL综合器研究的热点，尤其是运用于跳频通信系统的PLL综合器。

传统频率校准的实现方式一般采用周期比较方法：利用时间电压转换器(time-to-voltage converter,DVC)将VCO分频后信号周期和参考时钟周期转换为电压值，随后电压比较器判决这两个电压值的大小来调节开关电容阵列的频率子带。尽管这种结构校准时间短，但是它的最小校准分辨率受限于参考频率，仅在整数频率锁相环中得到验证。此外，这种结构中的DVC和电压比较器等主要模块都是基于模拟电路设计，易受电路失配、电源和地噪声干扰的影响。

发明内容

为了克服现有技术存在的不足，本发明提供了一种分数频率综合器频率校准方法、校准电路与频率综合器，实现在不影响校准分辨率的情况下减小压控振荡器的频率校准时间，快速精确地锁定中心频率，自由地扩大频率综合器覆盖范围，所述技术方案如下：

一方面，本发明提供了一种分数频率综合器频率校准方法，频率校准过程包括相对频率比较过程和频率误差检测过程，所述校准方法包括：

初始化操作，包括设置所述相对频率比较过程与频率误差检测过程之间的临界值，记作Δ_th；根据所述临界值，获取相对频率比较过程对应的参考时钟信号的周期个数，记作k₁；设置待校准的目标频率，记作f_T＝k₁·N·m，其中，N·m为频率综合器的环路分频比；根据校准分辨率设置获取频率误差检测过程对应的参考时钟信号的周期个数，记作k₂；还包括初始化子带控制字，而校准的目标即为得到最小频率误差对应的最优子带控制字，根据所述最优子带控制字对开关电容阵列进行控制调节，实现对分数频率综合器的振荡器输出频率的校准。