[发明专利]浅沟槽隔离结构及其形成方法

说明书

本发明技术方案公开了一种浅沟槽隔离结构及其形成方法。所述浅沟槽隔离结构的形成方法包括：提供半导体衬底，所述半导体衬底上依次形成有衬垫氧化层和硬掩膜层，所述半导体衬底包括像素区和逻辑区，且所述像素区和逻辑区都形成有浅沟槽；在所述像素区的浅沟槽内填充刻蚀阻止层；进一步刻蚀所述逻辑区的浅沟槽至设计深度；去除所述像素区的浅沟槽内的刻蚀阻止层；在所述像素区和逻辑区的浅沟槽内填充绝缘介质，再去除所述硬掩膜层。所述浅沟槽隔离结构的形成方法可以避免现有技术在逻辑区和像素区形成的浅沟槽在半导体衬底上的部分存在高度差导致的缺陷。

技术领域

本发明涉及半导体器件的制造领域，尤其涉及浅沟槽隔离结构及其形成方法。

背景技术

随着集成电路高密度的发展趋势，半导体衬底单位面积上半导体器件的密度不断增加，因此半导体器件之间的有效绝缘隔离变得更加重要。

浅沟槽隔离(Shallow Trench Isolation，STI)技术具有良好的隔离效果(例如工艺隔离效果和电性隔离效果)，浅沟槽隔离技术还具有减少占用晶圆表面的面积、增加器件的集成度等优点。因此，随着集成电路尺寸的减小，现主要采用浅沟槽隔离结构作为半导体器件之间的隔离。

在CMOS图像传感器(CIS)的制作工艺中，半导体衬底包括像素区和逻辑区，其中，像素区的STI(浅沟槽隔离)深度通常较浅，以此来减少由刻蚀带来的缺陷引起的白像素。而逻辑区的STI需要经过二次刻蚀以达到较深的深度。如图1A至1G所示，为现有的一种浅沟槽隔离结构的形成方法各步骤的工艺方法以及截面结构示意图。参考附图1A所示，提供半导体衬底100，所述半导体衬底100包括像素区11以及逻辑区12，在所述半导体衬底100上依次形成有衬垫氧化层101，氮化硅硬掩膜层102以及光阻图案103，所述的光阻图案103具有开口，用于在所述像素区11以及逻辑区12定义浅沟槽隔离结构的形状和尺寸。参考附图1B所示，以所述光阻图案103为掩膜，刻蚀所述氮化硅硬掩膜层102，衬垫氧化层101以及半导体衬底100，在所述半导体衬底100的像素区11以及逻辑区12分别形成浅沟槽104以及105。继续参考附图1C所示，在所述半导体衬底上形成覆盖所述像素区11的光阻106，然后参考附图1D所示，以所述光阻106以及氮化硅硬掩膜层102为刻蚀掩膜，继续刻蚀所述逻辑区12的浅沟槽105，以使所述浅沟槽105的沟槽深度满足逻辑区工艺设计的要求，随后去除所述光阻106。从附图1D可以看出，由于执行本步骤所述的刻蚀工艺时所述逻辑区的刻蚀掩膜为氮化硅硬掩膜层102，而像素区的刻蚀掩膜为光阻106，因此去除所述光阻106后，所述像素区11以及逻辑区12的氮化硅硬掩膜层102存在厚度差。继续参考附图1E所示，执行化学气相沉积工艺如高深宽比(HARP)沉积工艺，在所述像素区11以及逻辑区12的浅沟槽中填充绝缘介质107，所述的绝缘介质107也覆盖所述氮化硅硬掩膜层102。之后，参考附图1F所示，执行浅沟槽化学机械研磨工艺(STICMP)，去除位于所述氮化硅硬掩膜层102上的绝缘介质。从附图1F可以看出，由于像素区11的氮化硅硬掩膜层102的厚度大于逻辑区12的氮化硅硬掩膜层102的厚度，本步骤中氮化硅硬掩膜层102也作为STICMP工艺的停止层，因此氮化硅硬掩膜层102在逻辑区和像素区的厚度差在STICMP后会传递给浅沟槽104以及105中的绝缘介质107，并最终导致在去除所述氮化硅硬掩膜层102后，有源区(AA)和浅沟槽隔离结构STI的台阶高度在逻辑区和像素区存在差异——像素区浅沟槽隔离结构的台阶高度更高。具体参考附图1G所示的去除所述氮化硅硬掩膜层102后所述半导体衬底100以及浅沟槽隔离结构的结构示意图。

若所述的台阶高度差太高，则容易导致后续多晶硅刻蚀后有源区上有多晶硅残留。因此，需要提供一种新的浅沟槽隔离结构的形成方法，以克服上述缺陷。

发明内容

本发明技术方案要解决的技术问题是现有的浅沟槽隔离结构的形成方法会在所述像素区和逻辑区产生高度差，从而导致后续多晶硅刻蚀后有源区上有多晶硅残留的问题。

为解决上述技术问题，本发明技术方案提供一种浅沟槽隔离结构的形成方法，包括：