[发明专利]数据处理器件和数据处理方法

说明书

本申请涉及数据处理器件和数据处理方法。本发明用于使用ECC提高数据错误检测中的检测性能。数据处理器件1包括编码器器件2，编码器器件2包括：编码器单元，用于通过根据第一ECC生成矩阵执行操作来生成ECC；以及编码器单元5，用于通过根据第二ECC生成矩阵执行操作来生成ECC，所述第二ECC生成矩阵通过置换第一ECC生成矩阵的列而获得。编码器单元4为第一数据生成第一ECC。编码器单元5为通过置换第一数据的位而获得的第二数据生成第二ECC。

相关申请的交叉引用

2017年12月20日提交的日本专利申请No.2017-243558的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。

技术领域

本发明涉及数据处理器件和数据处理方法，尤其涉及用于检测数据错误的数据处理器件和数据处理方法。

背景技术

作为具有单位(single-bit)错误校正和双位(double-bit)错误检测功能的ECC(错误校正码)的特性(所谓的SEC-DED(单错误校正和双错误检测))，众所周知无法检测到4个或更多个偶数位错误，并且存在将3个或更多个奇数位错误错误地识别为单位错误的情况，导致错误地校正正常位(非专利文献1)。

另一方面，专利文献1公开了一种用于在使用能够进行单错误校正和双错误检测的ECC的错误检测电路中以相对高的速率实现多位(3位或更多位)的错误检测的技术。该错误检测电路使用ECC和每个数据位中出现“1”的计数，并且即使当仅通过使用ECC的检查不能成功检测到数据错误时，也能够正确检测错误。

(专利文献1)日本未审查专利申请公开No.2005-4288

(非专利文献1)M.Y.Hsiao；“A Class of Optimal Minimum Odd-weight-columnSEC-DED Codes”，IBM Journal of Research and Development，第14卷，第4期，由IBM出版，1970年7月。

发明内容

然而，根据专利文献1公开的技术，需要提供对包括在数据中的“1”的数量进行计数的计数器电路，并且计数处理需要多个时钟的周期。因此，它需要额外的时间来写入和读取存储器，或者需要提高时钟频率。因此，期望开发一种在使用ECC的数据错误检测中提高检测性能的新方法。

从本说明书的描述和附图中，本发明的其他问题和新特征将变得清楚。

根据一个实施例，一种数据处理器件包括：编码器器件，被设置有通过根据第一ECC生成矩阵执行操作来生成ECC的第一编码器单元以及通过根据第二ECC生成矩阵执行操作来生成ECC的第二编码器单元，第二ECC生成矩阵是通过置换第一ECC生成矩阵的列而获得的。第一编码器单元为第一数据生成第一ECC。第二编码器单元为通过置换第一数据的位而获得的第二数据生成第二ECC。

根据一个实施例，可以使用ECC来改善数据的错误检测中的检测性能。

附图说明

图1是示出根据实施例概要的数据处理器件1的配置示例的框图；

图2是示出根据比较示例的编码器器件90的框图；

图3是示出用于ECC编码器电路21的ECC生成矩阵的图；

图4示出了表示由图3中所示的ECC生成矩阵执行的操作的等式；

图5是示出ECC编码器电路21的具体电路配置的示例的框图；

图6是示出根据比较示例的解码器器件91的框图；

图7是示出用于ECC解码器电路31的ECC检查矩阵的图；