[发明专利]带隙基准电压电路

说明书

本发明公开了一种带隙基准电压电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻、第二电阻、第三电阻、第四电阻、可调电阻。第五NMOS管为零阈值电压MOS管，第五NMOS管的漏极与第三电阻的另一端电连接，第五NMOS管的栅极与第四NMOS管的栅极电连接，第五NMOS管的源极与第四NMOS管的漏极电连接。本发明解决了带隙基准电压电路在供电电压较高时抑制电源变化能力下降问题，并降低了制造成本。

技术领域

本发明属于模拟集成电路技术领域，尤其涉及一种带隙基准电压电路。

背景技术

随着集成电路技术的发展，片上系统(System-On-Chip，SOC)已经获得了广泛的应用，正朝着功耗低、速度快、面积小等方向发展，同时，芯片工作电压广也成为一大特点。作为模拟电路的核心模块，带隙基准电压电路尽可能为各个模块提供不随电压、温度、制造工艺变化的基准电压。传统上，带隙基准电压是利用双极性三极管发射结在不同电流密度偏置下具有正温度系数并结合发射结自身负温度系数而产生的。图1示出了一种带隙基准电压电路的结构，NMOS(N型金属-氧化物-半导体)管(Mn1和Mn2)和PMOS(P型金属-氧化物-半导体)管(Mp1和Mp2)构成嵌入式运算放大器结构。其中，Mp1的数量为n(n为正整数)，n个Mp1并联。PMOS管Mp1的源极与模拟电源端AVDD电连接。当正常工作时，其较高跨导放大能力使得运放两电压输入端可看成虚短，即Mn1和Mn2的源极电压相等。由于PNP型三极管(由2块P型半导体中间夹着1块N型半导体所组成的三极管)PNP1、PNP2和PNP3的发射结电压分别为V_be1、V_be2和V_be3，则流过电阻R1的电流大小为I＝(V_be1-V_be2)/R₁。通过设置m个并联的PNP型三极管PNP2，以及k个并联的PMOS管Mp3，使得Mp1与Mp2的并联数为n:1，Mp1与Mp3的并联数为k:1。PNP型三极管PNP2的基极和集电极均与模拟接地端AGND电连接。利用发射结等效二极管电流电压公式，可推演得带隙基准电压VREF为：

VREF＝V_be3+k·V_T·ln(mn)·(R₂+R_trim)；

其中，V_be3的一阶温度系数为负值，而V_T的一阶温度系数为正值。V_T＝kT/q，其中，T为温度，单位为开尔文，q为基元电荷，q＝1.6021892×10^-19库仑。设计电路时通过调节k、m、n、R₂和可变电阻R_trim值实现带隙基准电压具有零温度特性。

为了提高带隙基准电压电路抑制电源变化能力，通常采用共源共栅结构，图2示出了一种共源共栅结构的带隙基准电压电路，其在图1的带隙基准电压电路的基础上，添加NMOS管Mn3、Mn4和PMOS管Mp5、Mp4，并利用电阻R4和电阻R3为NMOS管Mn3、Mn4和PMOS管Mp5、Mp4提供合适的偏置电压。

芯片光罩层次的多少，直接决定着流片成本。为了降低流片成本，代工厂为电路工程师提供了省略漏端轻掺杂(Lightly Doped Drain)结构MOS管。图2所示电路采用此种类MOS管时，当电源电压较高时，Mn4的漏区电压较高，其漏区与体区直接存在强电场，从而激发出电子-空穴对，获得高能量的电子或者空穴会撞击出更多电子空穴对，形成热电子效应，此时漏区一部分电流直接从体区流走，限制了Mn4从漏区向下看的等效阻抗(1/gdb)，削弱了抑制电源电压变化的能力。

发明内容

本发明要解决的技术问题是为了克服现有技术的带隙基准电压电路电源抑制比较低的缺陷，提供一种带隙基准电压电路。