[发明专利]一种信息处理方法、设备及存储介质

说明书

本公开涉及一种信息处理方法、设备及存储介质，其中，该方法包括：获取至少两条指令；在发射队列执行指令发送之前，从至少两条指令中，筛选出与指令地址缓存策略匹配的目标指令进行缓存。采用本公开，降低了指令地址存储对CPU硬件资源的占用，提高执行处理器读取指令地址的准确性从而减少了功耗。

技术领域

本公开涉及信息处理技术领域，尤其涉及一种信息处理方法、设备及存储介质。

背景技术

在CPU内部包含指令地址，执行处理器在执行具体指令时需要把指令地址作为源操作数，执行处理器需要读取相应指令地址以执行指令。相关技术中，由于每条指令地址都需要存储，而指令越来越多，因此指令地址的存储大大占用了CPU的硬件资源。指令地址在CPU内部有多个执行处理器都需要使用，如果指令地址存储不当，则执行处理器在读取指令地址时若不能及时读取到指令地址势必会增加功耗。

发明内容

有鉴于此，本公开提出了一种信息处理方法、设备及存储介质，降低了指令地址存储对CPU硬件资源的占用，提高执行处理器读取指令地址的准确性从而减少了功耗。

根据本公开的第一方面，提供了一种信息处理方法，所述方法包括：

获取至少两条指令；

在发射队列执行指令发送之前，从所述至少两条指令中，筛选出与指令地址缓存策略匹配的目标指令进行缓存。

在一种可能的实现方式中，从所述至少两条指令中，筛选出与指令地址缓存策略匹配的目标指令进行缓存，包括：

判断所述指令对应的指令类型是否符合所述指令地址缓存策略中的预设类型；

将符合所述预设类型的指令确定为所述目标指令，将所述目标指令的第一地址信息写入指令地址缓存。

在一种可能的实现方式中，所将所述目标指令的第一地址信息写入指令地址缓存，包括：

在指令地址队列(PCQ，Program Counter Queue)中为所述目标指令分配指令地址存储标识(ID)；

根据所述指令地址存储ID，将所述第一地址信息存储于所述PCQ中对应的存储位置。

在一种可能的实现方式中，所述在指令地址队列PCQ中为所述目标指令分配指令地址存储ID，包括：

如果当前有两条目标指令需要写入所述PCQ中，则将第一条目标指令的存储ID设置为pc_tail_ptr，将第二条目标指令的存储ID设置为pc_tail_ptr+1；对于第i条目标指令，所述i为大于3的整数，则将pc_tail_ptr更新为pc_tail_ptr+2。

在一种可能的实现方式中，第一地址信息所在的所述存储位置，位于所述PCQ中的重排序缓冲区域；

计算所述PCQ的方式为：M＝H*wp；

其中，所述M为PCQ的大小，所述H为重排序缓冲的深度，所述wp为所述目标指令在所有指令中占有的比例。

在一种可能的实现方式中，所述方法还包括：

将所述存储ID和对应的目标指令信息封装入所述发射队列。

在一种可能的实现方式中，所述方法还包括：

当所述第一地址信息被提交指针所指向时，获取所述第一地址信息以执行对应的目标指令；

若在目标指令执行过程中产生指令异常，按照如下优先级执行异常处理：

第一优先级：当发生处理器复位或指令异常刷新时，重新获取异常处理的初始地址；

第二优先级：当发生分支指令刷新时，将分支指令插入同步初始地址的同步微指令 (UOP)中；