[发明专利]执行混合自动重传请求处理的调制解调器芯片和接收器

权利要求书

1.一种用于支持基于混合自动重传请求HARQ而重复发送的数据的合并的调制解调器芯片，所述调制解调器芯片包括：

HARQ合并器，被配置为通过将重传的数据和先前的HARQ数据合并来执行HARQ合并，所述重传的数据包括经由控制信道接收的重传的控制信道数据和经由数据信道接收的重传的数据信道数据，所述先前的HARQ数据与经由控制信道和数据信道接收的数据相对应，所述HARQ合并生成更新的HARQ数据；

存储器，被配置为存储先前的HARQ数据和更新的HARQ数据；和

存储器控制器，被配置为控制先前的HARQ数据和更新的HARQ数据在HARQ合并器和存储器之间的发送。

2.如权利要求1所述的调制解调器芯片，其中，所述控制信道包括广播信道或下行链路控制信道中的至少一个。

3.如权利要求1所述的调制解调器芯片，其中，

所述重传的控制信道数据和所述重传的数据信道数据通过不同的子帧接收，并且

所述HARQ合并的执行包括，

在接收所述重传的控制信道数据的第一子帧时段期间对所述重传的控制信道数据执行HARQ合并，以及

在接收所述重传的数据信道数据的第二子帧时段期间对所述重传的数据信道数据执行HARQ合并。

4.如权利要求1所述的调制解调器芯片，其中，

所述重传的控制信道数据和所述重传的数据信道数据通过相同的子帧接收，并且

所述HARQ合并的执行包括，

在接收子帧的时段期间对所述重传的控制信道数据执行HARQ合并，以及

在接收子帧的时段期间对所述重传的数据信道数据执行HARQ合并。

5.如权利要求1所述的调制解调器芯片，还包括：

输入缓冲器，被配置为接收和存储所述重传的控制信道数据，以及

解速率匹配控制器，被配置为在HARQ合并的执行之前对所述重传的控制信道数据执行解速率匹配。

6.如权利要求5所述的调制解调器芯片，其中，所述输入缓冲器被配置为存储通过一个子帧接收的重传的控制信道数据，并删除先前存储的另一个子帧的控制信道数据。

7.如权利要求1所述的调制解调器芯片，还包括：

第一解码器，被配置为使用第一解码技术解码与所述数据信道相关联的第一HARQ数据，以及

第二解码器，被配置为使用不同于所述第一解码技术的第二解码技术来解码与所述控制信道相关联的第二HARQ数据。

8.如权利要求1所述的调制解调器芯片，其中，

所述先前的HARQ数据包括与数据信道相关联的第三HARQ数据和与控制信道相关联的第四HARQ数据，并且

其中，所述存储器控制器还包括：

控制信道控制器，被配置为控制对所述存储器的访问，以便存储和读取所述第三HARQ数据；和

数据信道控制器，被配置为控制对所述存储器的访问，以便存储和读取所述第四HARQ数据。

9.如权利要求1所述的调制解调器芯片，还包括压缩电路，所述压缩电路被配置为压缩要存储在存储器中的先前HARQ数据，并且

在执行HARQ合并之前解压缩先前的HARQ数据。

10.如权利要求1所述的调制解调器芯片，还包括：

HARQ控制器，被配置为使所述更新的HARQ数据存储在外部存储器中，并且使所述更新的HARQ数据从外部存储器中被检索。

11.如权利要求10所述的调制解调器芯片，其中，所述HARQ控制器被配置为基于与解码所述更新的HARQ数据的尝试相对应的错误检测结果，使所述更新的HARQ数据被选择性地存储在所述存储器或所述外部存储器中。