[发明专利]一种三维有结半导体存储器件及其制造方法

说明书

本发明提供一种三维有结半导体存储器件及其制造方法，该三维有结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，源漏材料层包括p型多晶硅，沟道材料层包括n型多晶硅，从而构成在垂直方向上串联连接的多个有结型晶体管，不仅可以实现更小的器件尺寸，还可以实现更加灵活的存储单元操作。本发明的三维有结半导体存储器件的制造方法能够巧妙地形成在垂直方向上交替堆叠的不同掺杂类型的源漏材料层与沟道材料层，实现离子注入技术难以获得的三维有结半导体存储器件。

技术领域

本发明属于半导体集成电路技术领域，涉及一种三维有结半导体存储器件及其制造方法。

背景技术

对具有高性能的廉价半导体器件的需求继续推动集成密度。反过来，增加的集成密度对半导体制造工艺提出了更高的要求。二维(2D)或平面型半导体器件的集成密度部分地由构成组成集成电路的各个元件(例如，存储器单元)占据的面积确定。各个元件占据的面积很大程度上由用于定义各个元件及其互连的图案化技术的尺寸参数(例如，宽度，长度，间距，窄度，相邻间隔等)确定。近年来，提供越来越“精细”的图案需要开发和使用非常昂贵的图案形成设备。因此，当代半导体器件的集成密度的显著改进已经付出了相当大的代价，然而设计者仍然在与精细图案开发和制造的实际边界相抗衡。

由于前述和许多相关的制造挑战，最近增加的集成密度要求开发多层或所谓的三维(3D)半导体器件。例如，传统上与二维(2D)半导体存储器件的存储器单元阵列相关联的单个制造层正由存储器单元的多制造层或三维(3D)布置代替。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维有结半导体存储器件及其制造方法，用于解决现有半导体存储器件集成密度有待提高的问题。

为实现上述目的及其他相关目的，本发明提供一种三维有结半导体存储器件的制造方法，包括以下步骤：

提供一衬底，形成多个从所述衬底往上延伸的垂直沟道结构，所述垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，且所述垂直沟道结构的最上面一层为所述源漏材料层，所述源漏材料层包括p型多晶硅，所述沟道材料层包括n型多晶硅；

形成多个在垂直方向上堆叠的栅极层，每一个所述栅极层分别与一层所述沟道材料层连接，相邻所述栅极层之间通过绝缘层隔离。

可选地，形成所述垂直沟道结构包括以下步骤：

形成复合叠层结构于所述衬底上，所述复合叠层结构包括在垂直方向上交替堆叠的绝缘层与N型重掺杂多晶硅牺牲层，且所述复合叠层结构的最上面一层为所述绝缘层；

形成沟道孔于所述复合叠层结构中，所述沟道孔自所述复合叠层结构顶面开口，并往下延伸至所述衬底表面；

形成p型多晶硅于所述沟道孔内；

进行加热处理，将所述p型多晶硅接触所述N型重掺杂多晶硅牺牲层的部位转变为n型掺杂的所述沟道材料层，所述沟道材料层上方及下方的所述p型多晶硅分别构成所述源漏材料层。

可选地，所述p型多晶硅未填满所述沟道孔，所述p型多晶硅在所述沟道孔中构成中空管结构，进行所述加热处理之前，还包括在所述沟道孔中剩余的空间填充绝缘材料的步骤。

可选地，所述p型多晶硅填满所述沟道孔，所述p型多晶硅在所述沟道孔中构成实心柱结构。

可选地，还包括刻蚀所述复合叠层结构，以在所述复合叠层结构的至少一侧形成阶梯台阶结构的步骤。

可选地，所述阶梯台阶结构的台阶台面暴露出所述绝缘层的部分表面。

可选地，利用依次减小或增大的掩膜依次刻蚀多个所述绝缘层及多个所述N型重掺杂多晶硅牺牲层，得到所述阶梯台阶结构。