[发明专利]一种针对基于FPGA的卷积神经网络加速器的数据结构和加速方法

说明书

本发明公开了一种针对基于FPGA的卷积神经网络加速器的数据结构和加速方法，属于智能计算领域，该数据结构包含以下参数：量化参数、量化参数的右移位数、0点参数、偏置项和卷积层/全连接层形状参数。一种针对基于FPGA的卷积神经网络加速器的加速方法，其特征在于针对FPGA进行卷积神经网络计算的数据格式，配置数据空间，设计数据结构，将卷积神经网络计算单元需求的参数进行填充；所述数据结构包含以下参数：量化参数、量化参数的右移位数、0点参数、偏置项和卷积层/全连接层形状参数。本发明通过优化数据结构，可以有效的提高神经网络的数据传输效率和计算效率。

技术领域

本发明涉及人工智能技术领域，具体地说是一种针对基于FPGA的卷积神经网络加速器的数据结构和加速方法。

背景技术

卷积神经网络算法在人工智能领域中应用最为广泛的算法，广泛应用于安防、自动驾驶、计算机视觉等领域。CNN本质上是一个多层感知机，其成功的原因关键在于它所采用的局部连接和共享权值的方式，一方面减少了的权值的数量使得网络易于优化，另一方面降低了过拟合的风险。CNN是神经网络中的一种，它的权值共享网络结构使之更类似于生物神经网络，降低了网络模型的复杂度，减少了权值的数量。该优点在网络的输入是多维图像时表现的更为明显，使图像可以直接作为网络的输入，避免了传统识别算法中复杂的特征提取和数据重建过程。

各类应用所需智能算法对计算平台的运算能力要求越来越高。以图像类算法为例，性能较好的模型权重参数规模在65M以上，模型的单次前向推理操作数超过了10G Ops，诸如VGG-19模型，操作数已经达到40G Ops。经过计算，单处理器的理想性能应该满足4-8TOPS。因此，如何提高神经网络的数据传输效率和计算效率，成为AI领域的关键问题。

发明内容

本发明的技术任务是针对以上不足之处，提供一种针对基于FPGA的卷积神经网络加速器的数据结构和加速方法，通过优化数据结构，可以有效的提高神经网络的数据传输效率和计算效率。

本发明解决其技术问题所采用的技术方案是：

一种针对基于FPGA的卷积神经网络加速器的数据结构，该数据结构包含以下参数：量化参数、量化参数的右移位数、0点参数、偏置项和卷积层/全连接层形状参数。

该数据结构通过上述参数将卷积神经网络计算单元需求的参数进行填充，整个数据结构将可以表示卷积神经网络模型的完整一层的计算信息，有利于提高卷积神经网络计算单元的计算效率。

进一步的，所述0点参数为2个，用Z1、Z2来表示。Z1、Z2可分别为filter(滤波器)的0点参数和feature map(特征图)的0点参数。

进一步的，卷积层/全连接层形状参数分别用R、S、C、K/C、K表示。

如果是卷积层，用R、S、C、K表示：R表示卷积核高度，S表示卷积核宽度，C表示通道数，K表示卷积核的个数；

如果是全连接层，则没有R、S取值，用C、K表示：C表示上一层神经元个数，K表示当前层神经元个数。

具体的，用M表示量化参数，用Right_shift表示量化参数的右移位数，用Bias表示偏置项。

进一步的，所述量化参数为32位整形数据，量化参数的右移位数为8位整形数据，0点参数为8位整形数据，偏置项为8位整形数据，卷积层/全连接层形状参数为8位整形数据。

其中，Z1、Z2均为无符号8位整形数据，R、S、C、K均为无符号8位整形数据。

进一步的，该数据结构还包括参数weight和参数padding，参数weight表示卷积核或全连接层的权重值，其序列元素个数为所有卷积层/全连接层形状参数的乘积；参数padding用于补齐数据结构至32位。