[发明专利]基于寄存器重定时的多流水级时序电路再综合操作方法

说明书

本发明提出了一种基于寄存器重定时的多流水级时序电路再综合操作方法，其步骤为：利用FPGA设计流程将硬件描述语言产生查找表电路；初始化查找表时序电路各流水级的时间裕量；利用查找表电路划分锥集方法从输入端口开始向输出端口方向依次选择查找表锥集电路；对查找表锥集电路进行再综合操作：如果锥集电路未跨越寄存器，应用查找表再综合操作方法处理；如果锥集跨越寄存器，查找表电路进行分类；依据时间裕量对再综合后的电路取舍判断。本发明利用时序电路流水线设计中的时间裕量，在关键路径时延约束下更大限度的为查找表再综合提供优化方案，优化后的电路占用资源更少，结构更为简单，大量减少后续FPGA装箱、布局、布线阶段的工作量。

技术领域

本发明涉及查找表时序电路网表再综合的技术领域，尤其涉及一种基于寄存器重定时的多流水级时序电路再综合操作方法。

背景技术

在FPGA设计流程中，硬件程序员设计的硬件描述语言(Hardware DescriptionLanguage，HDL)经过逻辑综合产生门级网表(与非门电路网表)，门级网表经过映射产生查找表(Look Up Table，LUT)电路，查找表电路经过装箱到FPGA的更大单元的逻辑块中，然后经过布局布线最后生成可下载到FPGA的比特流文件，如图1所示。查找表电路网表再综合可以用布尔满足性一致的电路(使用查找表更少)代替原来的电路，从而进行面积优化。文献[Ling A,Singh D P,Brown S D.FPGA technology mapping:a study of optimality[C].Proceedings of Design Automation Conference.New York:ACM,2005:427-432.]和[Cong J,Minkovich K.Improved SAT-based boolean matching using implicants forLUT-based FPGAs[C].Proceedings of 15th International Symposium on FieldProgrammable Gate Arrays.New York:ACM,2007:139-147.]针对组合电路提出了布尔匹配的再综合算法，但是上述方法没有考虑到时序电路的关键路径时延要求，无法应用在时序电路中。因为查找表再综合在面积得到优化的同时可能会使路径时延增加从而不能满足时序电路关键路径时延要求，针对该情况原有方案对路径时延增加的再综合方案进行简单舍弃。而实际应用中，时序电路中各流水级中都有可以利用的时间裕量，可以用来补充查找表再综合增加的路径时延。文献[李鹏，以时间裕量为参数的时序电路再综合算法，《计算机辅助设计与图形学学报》，22卷9期，2010年9月.]针对查找表输出端口只驱动一条路径的简单查找表结构的情况，通过多输入单输出查找表寄存器重定时可以将后续流水级的时间裕量对前流水级进行补充。但是该算法并没有考虑到多输入多输出查找表寄存器重定时的情况。而且多输入多输出查找表会对流水级电路中的时间裕量的使用产生一定的限制，并不是所有流水级存在的时间裕量都可以得到利用。

发明内容

针对现有方法对路径时延增加的再综合方案进行简单舍弃的技术问题，本发明提出一种基于寄存器重定时的多流水级时序电路再综合操作方法，计算多输入多输出查找表电路的时间裕量，可以有效利用多输入多输出查找表时序电路中的时间裕量从而使再综合后的电路在关键路径时延约束下达到面积最优。

为了达到上述目的，本发明的技术方案是这样实现的：一种基于寄存器重定时的多流水级时序电路再综合操作方法，其步骤如下：

步骤一：利用FPGA设计流程将用户设计的硬件描述语言经过逻辑综合和映射阶段处理产生查找表电路；

步骤二：初始化查找表时序电路各流水级的时间裕量：利用多输入多输出查找表时序电路的时间裕量计算方法对查找表时序电路中各流水级和其内部路径的时间裕量进行计算；

步骤三：利用查找表电路划分锥集方法从输入端口开始向输出端口方向依次选择查找表锥集电路；

步骤四：对查找表锥集电路进行再综合操作：